Datasheet

Tables
x
March 5 2007 − June 2011SCPS154C
Table Page
4−23 MSI Message Data Register Description 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−24 PCI Express Capabilities Register Description 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−25 Device Capabilities Register Description 61 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−26 Device Control Register Description 62 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−27 Device Status Register Description 63 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−28 Link Capabilities Register Description 64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−29 Link Control Register Description 65 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−30 Link Status Register Description 66 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−31 Serial-Bus Slave Address Register Description 67 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−32 Serial-Bus Control and Status Register Description 68 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−33 GPIO Control Register Description 69 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−34 GPIO Data Register Description 70 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−35 Control and Diagnostic Register 0 Description 71 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−36 Control and Diagnostic Register 1 Description 72 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−37 Control and Diagnostic Register 2 Description 73 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−38 Subsystem Access Register Description 73 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−39 General Control Register Description 74 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−40 Arbiter Control Register Description 77 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−41 Arbiter Request Mask Register Description 78 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−42 Arbiter Time-Out Status Register Description 78 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−1 PCI Express Extended Configuration Register Map 80 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−2 Uncorrectable Error Status Register Description 82 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−3 Uncorrectable Error Mask Register Description 83 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−4 Uncorrectable Error Severity Register Description 84 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−5 Correctable Error Status Register Description 85 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−6
Correctable Error Mask Register Description 86 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−7 Advanced Error Capabilities and Control Register Description 87 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−8 Secondary Uncorrectable Error Status Register Description 88 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−9 Secondary Uncorrectable Error Mask Register Description 89 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−10 Secondary Uncorrectable Error Severity Register Description 90 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−11 Secondary Error Capabilities and Control Register Description 91 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−12 Secondary Header Log Register Description 92 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−13 Port VC Capability Register 1 Description 93 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−14 Port VC Capability Register 2 Description 94 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−15 Port VC Control Register Description 95 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−16 Port VC Status Register Description 95 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−17 VC Resource Capability Register (VC0) Description 96 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−18 VC Resource Control Register (VC0) Description 97 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−19 VC Resource Status Register (VC0) Description 98 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−20 VC Resource Capability Register (VC1) Description 99 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−21 VC Resource Control Register (VC1) Description 100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−22 VC Resource Status Register (VC1) Description 101 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−23 VC Arbitration Table 101 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−24 VC Arbitration Table Entry Description 101 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−25 Port Arbitration Table 102 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−26 Port Arbitration Table Entry Description 102 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6−1 Device Control Memory Window Register Map 103 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6−2 Upstream Isochronous Capabilities Register Description 104 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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