Datasheet

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List of Illustrations
Figure Title Page
1−1 Functional Block Diagram 1−3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−1 Composite Processing Block Diagram 2−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−2 8-bit 4:2:2, Timing With 2x Pixel Clock (SCLK) Reference 2−6. . . . . . . . . . . .
2−3 Horizontal Synchronization Signals 2−7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−4 AVID Application 2−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−5 Reference Clock Configurations 2−11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−6 GLCO Timing 2−12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−7 RTC Timing 2−13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−8 Configuration Shared Pins 2−19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−9 Horizontal Sync 2−28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−1 Clocks, Video Data, and Sync Timing 3−3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−2 I
2
C Host Port Timing 3−4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−1 Application Example 5−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
List of Tables
Table Title Page
1−1 Terminal Functions 1−4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−1 Data Types Supported by the VDP 2−3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−2 Ancillary Data Format and Sequence 2−4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−3 Summary of Line Frequencies, Data Rates, and Pixel Counts 2−5. . . . . . . .
2−4 EAV and SAV Sequence 2−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−5 Write Address Selection 2−9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−6 I
2
C Terminal Description 2−9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−7 Read Address Selection 2−10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−8 Reset and Power Down Modes 2−13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−9 Registers Summary 2−14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−10 Analog Channel and Video Mode Selection 2−16. . . . . . . . . . . . . . . . . . . . . . . .
2−11 Digital Output Control 2−18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−12 Clock Delays (SCLKs) 2−28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−13 VBI Configuration RAM For Signals With Pedestal 2−48. . . . . . . . . . . . . . . . . .