Datasheet

SCEA022
7–271
Achieving Maximum Speed on Parallel Buses With Gunning Transceiver Logic (GTLP)
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
t
clk
Sender
Clock
Input
t
pd
Sender
Data Out
D32 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18
Case 1: Bus Delay Matches Timing for Central System-Clock Data Transfer
Receiver
Data In
t
∆out
Case 2: Bus Delay Exeeds One Clock Cycle
D32 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18
t
bus delay
0 1 2 3 4 5 6 7 8 9101112131415161718
Sender
Clock Out
t
bus delay
D32 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18
0 1234 56789101112131415161718
Receiver
Clock
Input
t
data clock
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
t
data clock
Receiver
Data In
Receiver
Clock
Input
Figure 14. Two Examples of Source-Synchronous Clock Distribution