Datasheet

TIMING CHARACTERISTICS for Figure 2 and Figure 3
(1) (2) (3)
DAC9881
SBAS438A – MAY 2008 – REVISED AUGUST 2008 ......................................................................................................................................................... www.ti.com
At – 40 ° C to +105 ° C, unless otherwise noted.
PARAMETER CONDITIONS MIN MAX UNIT
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
20 MHz
f
SCLK
Maximum clock frequency
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
25 MHz
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
50 ns
t
1
Minumum CS high time
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
30 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
10 ns
Delay from CS falling edge to SCLK rising
t
2
edge
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
8 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
0 ns
Delay from SCLK falling edge to CS falling
t
3
edge
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
0 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
25 ns
t
4
SCLK low time
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
20 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
25 ns
t
5
SCLK high time
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
20 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
50 ns
t
6
SCLK cycle time
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
40 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
10 ns
Delay from SCLK rising edge to CS rising
t
7
edge
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
10 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
5 ns
t
8
Input data setup time
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
5 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
5 ns
t
9
Input data hold time
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
5 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
15 ns
t
10
Delay from CS falling edge to SDO valid
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
10 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
20 ns
t
11
Delay from SCLK falling edge to SDO valid
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
15 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
t
5
ns
t
12
SDO data hold from SCLK rising edge
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
t
5
ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
8 ns
t
13
Delay from CS rising edge to SDO high-Z
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
5 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
10 ns
Delay from CS rising edge to LDAC falling
t
14
edge
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
5 ns
2.7 ≤ AV
DD
< 3.6V, 2.7 ≤ IOV
DD
≤ AV
DD
15 ns
t
15
LDAC pulse width
3.6 ≤ AV
DD
≤ 5.5V, 2.7 ≤ IOV
DD
≤ AV
DD
10 ns
(1) All input signals are specified with t
R
= t
F
= 2ns (10% to 90% of IOV
DD
) and timed from a voltage level of IOV
DD
/2.
(2) Ensured by design. Not production tested.
(3) Sample tested during the initial release and after any redesign or process changes that may affect these parameters.
12 Submit Documentation Feedback Copyright © 2008, Texas Instruments Incorporated
Product Folder Link(s): DAC9881