Datasheet

SDRC_D0
SDRC_D7
SDRC_DM0
SDRC_DQS0P
SDRC_D8
SDRC_D15
SDRC_DQS1P
SDRC_DQS1N
DQ0
DQ7
DM0
DQS0
DQS0#
DQ8
DQ15
DM1
DQS1
DQS1#
BA0
BA2*
A0
A14*
CS1
CAS#
RAS#
WE#
CKE
CLK
CLK#
VREF
SDRC_BA0
SDRC_BA2
SDRC_A0
SDRC_A14
SDRC_nCS0
SDRC_nCAS
SDRC_nRAS
SDRC_nWE
SDRC_nCKE0
SDRC_CLK
SDRC_nCLK
ODT*
1K 1%Ω
1K 1%Ω
Vio1.8
0.1 Fµ
0.1 Fµ
0.1 Fµ
(A)
0.1 Fµ
(A)
0.1 Fµ
(A)
Microprocessor
DDR2
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
SDRC_DQS0N
T
T
T
T
SDRC_DM1
SDRC_D16
SDRC_D23
SDRC_DM2
SDRC_DQS2P
DQ16
DQ23
DM2
DQS2
DQS2#
T
SDRC_DQS2N
T
T
SDRC_D24
SDRC_D31
SDRC_DM3
SDRC_DQS3P
DQ24
DQ31
DM3
DQS3
DQS3#
T
SDRC_DQS3N
T
T
SDRC_BA1
BA1
T
SDRC_nCS1
CS2*
SDRC_ODT0
T
VREFSSTL
SDRC_STRBEN0
SDRC_STRBEN_DLY0
T
T
T
T
T
T
T
SDRC_STRBEN1
SDRC_STRBEN_DLY1
T
T
Length = avg D0-D15 length+CLK
Length = avg D16-D31 length+CLK
DDR_PADREF
50 1%
A. See VREF Routing and Topology figure for information on capacitor placement.
AM3517, AM3505
SPRS550E –OCTOBER 2009–REVISED MARCH 2013 www.ti.com
Figure 6-24. DDR2 Single-Memory High Level Schematic
140 Timing Requirements and Switching Characteristics Copyright © 2009–2013, Texas Instruments Incorporated
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