Datasheet

1%
1%
Vio1.8
0.1
0.1
0.1
0.10.1
µF
(A)
Microprocessor
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
50 1%
T
x16 DDR2
SDRC_D0
SDRC_D7
SDRC_DM0
SDRC_DQS0P
SDRC_DQS0N
SDRC_D8
SDRC_D15
SDRC_DM1
SDRC_DQS1P
SDRC_DQS1N
SDRC_STRBEN0
SDRC_STRBEN_DLY0
SDRC_D16
SDRC_D23
SDRC_DM2
SDRC_DQS2P
SDRC_DQS2N
SDRC_D24
SDRC_D31
SDRC_DM3
SDRC_DQS3P
SDRC_DQS3N
SDRC_STRBEN1
SDRC_STRBEN_DLY1
SDRC_BA0
SDRC_BA1
SDRC_BA2
SDRC_A0
SDRC_A14
SDRC_nCS0
SDRC_nCS1
SDRC_nCAS
SDRC_nRAS
SDRC_nWE
SDRC_nCKE0
SDRC_CLK
SDRC_nCLK
SDRC_ODT
VREFSSTL
DDR_PADREF
µF
(A)
µF
(A)
µF
µF
1K Ω
1K Ω
DQ0
Length = avg DQS0-1 length+CLK
Length = avg DQS2-3 length+CLK
DQ7
LDM
LDQS
LDQS#
LQ8
LQ15
UDM
UDQS
UDQS#
DQ0
DQ7
LDM
LDQS
LDQS#
DQ8
DQ15
UDM
UDQS
UDQS#
BA0
BA1
BA2*
A0
A14*
BA0
BA1
BA2*
A0
A14*
CS1
CS2*
CAS#
RAS#
WE#
CLK
CLK#
ODT*
VREF
CS1
CS2*
CAS#
RAS#
WE#
CLK
CLK#
ODT*
VREF
A. See VREF Routing and Topology figure for information on capacitor placement.
AM3517, AM3505
www.ti.com SPRS550E –OCTOBER 2009–REVISED MARCH 2013
Complete stack up specifications are provided in Table 6-24.
Figure 6-23. DDR2 Dual-Memory High Level Schematic
Copyright © 2009–2013, Texas Instruments Incorporated Timing Requirements and Switching Characteristics 139
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