Datasheet

T0434-01
Bit Clock
DCLKP
Output Data Pair
t
su
CH
i
out
t
h
t
h
t
su
DCLKM
Dn + 1
Dn
12-Bit 6x serialization mode
14-Bit 7x serialization mode
LVDS Setup and Hold Timing
t
PROG
Frame Clock
FCLK
Freq = f
CLKIN
Input Clock
CLKIN
Freq = f
CLKIN
SAMPLE N
-1
D13
(D0)
Data bit in MSB First mode
Data bit in LSB First mode
Bit Clock
DCLK
Freq = 7 x f
CLKIN
Output Data
CH
n
OUT
Data rate
= 14 x f
CLKIN
D11
(D0)
D10
(D1)
SAMPLE N
t
PROG
T
Input Signal
t
a
Sample N
Sample
N+C
d
C
d
clock cycles
latency
D0
(D13)
D13
(D0)
D12
(D1)
D11
(D2)
D10
(D3)
D9
(D4)
D8
(D5)
D7
(D6)
D6
(D7)
D5
(D8)
D4
(D9)
D3
(D10)
D2
(D11)
SAMPLE N
-C
d
D1
(D12)
Sample
N+C
d
+1
D1
(D12)
D0
(D13)
D13
(D0)
D12
(D1)
D11
(D2)
D10
(D3)
D9
(D4)
D8
(D5)
D7
(D6)
D6
(D7)
D5
(D8)
D4
(D9)
D3
(D10)
D2
(D11)
D1
(D12)
D0
(D13)
D13
(D0)
D12
(D1)
D11
(D2)
D10
(D3)
D9
(D4)
D8
(D5)
D7
(D6)
D6
(D7)
D5
(D8)
D4
(D9)
D3
(D10)
D2
(D11)
D1
(D12)
D0
(D13)
t
a
AFE5808
SLOS688C –SEPTEMBER 2010–REVISED APRIL 2012 www.ti.com
Figure 58. LVDS Timing Diagrams
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