Datasheet

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White Cells – Sample N
Grey Cells – Sample N + 1
0
(D0)
0
(D0)
D6
(D7)
D6
(D0)
D6
(D7)
D10
(D3)
D10
(D3)
D3
(D10)
D3
(D10)
D7
(D6)
D7
(D6)
D0
(0)
D0
(0)
0
(D1)
0
(D1)
0
(D1)
0
(D1)
D5
(D8)
D5
(D8)
D9
(D4)
D9
(D4)
D2
(D11)
D2
(D11)
D11
(D2)
D11
(D2)
D4
(D9)
D4
(D9)
D8
(D5)
D8
(D5)
D1
(0)
D1
(0)
0
(D0)
0
(D0)
DataBitinLSBFirstMode
DataBitinMSBFirstMode
OutputData
DA0,DB0,DC0,DD0
OutputData
DA1,DB1,DC1,DD1
InW
ord-WiseMode
0
(D0)
0
(D1)
0
(D0)
0
(D1)
D6
(D6)
D7
(D7)
D6
(D6)
D7
(D7)
D0
(0)
D1
(0)
D0
(0)
D1
(0)
D10
(D2)
D11
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D10
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D11
(D3)
D10
(D2)
D11
(D3)
D4
(D8)
D5
(D9)
D4
(D8)
D5
(D9)
D8
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D9
(D5)
D8
(D4)
D9
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D2
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D3
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D2
(D10)
D3
(D11)
0
(D0)
0
(D1)
OutputData
DA0,DB0,DC0,DD0
OutputData
DA1,DB1,DC1,DD1
InBit-WiseMode
D6
(D0)
0
(D7)
D6
(D0)
0
(D7)
D3
(D3)
D10
(D10)
D3
(D3)
D10
(D10)
D0
(D6)
D7
(0)
D0
(D6)
D7
(0)
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D5
(D1)
0
(D8)
D5
(D1)
0
(D8)
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D9
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D2
(D4)
D9
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D4
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D11
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D4
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D11
(D9)
D1
(D5)
D8
(0)
D1
(D5)
D8
(0)
D6
(D0)
0
(D7)
OutputData
DA0,DB0,DC0,DD0
OutputData
DA1,DB1,DC1,DD1
InByte-WiseMode
DataRate=7 Fs´
InputClock,
CLK
Freq=Fs
FrameClock,
FCLK
Freq=0.5 Fs´
BitClock – DDR,
DCLK
Freq=3.5 Fs´
T0228-01
ADS6424
ADS6423
ADS6422
SLAS532A – MAY 2007 – REVISED JUNE 2007
Figure 78. 2-Wire interface 14 × Serialization - DDR Bit Clock
54 Copyright © 2007, Texas Instruments Incorporated
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