Specifications

Tables
xxiii Contents
6–10 Addresses of EVB Interrupt Registers 6-13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–11 GP Timer Compare Output in Continuous Up-Counting Modes 6-29. . . . . . . . . . . . . . . . . . . . .
6–12 GP Timer Compare Output in Continuous Up-/Down-Counting Modes 6-29. . . . . . . . . . . . . .
6–13 Dead-Band Generation Examples 6-51. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–14 Switching Patterns of a 3-Phase Power Inverter 6-61. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–15 Interrupt Flag Register and Corresponding Interrupt Mask Register 6-82. . . . . . . . . . . . . . . . .
6–16 Event Manager A (EVA) Interrupts 6-83. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–17 Event Manager B (EVB) Interrupts 6-84. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–18 Conditions for Interrupt Generation 6-84. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–1 Addresses of ADC Registers 7-3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–2 Comparison of Single and Cascaded Operating Modes 7-7. . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–3 Reference Voltage Bit Selection 7-23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–4 Bit Selections for MAX_CONV1 for Various Number of Conversions 7-29. . . . . . . . . . . . . . . .
7–5 Status Bit Values for SEQ_CNTR_n 7-30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–6 CONVnn Bit Values and the ADC Input Channels Selected 7-32. . . . . . . . . . . . . . . . . . . . . . . .
7–7 ADC Conversion Phases vs CLKOUT cycles 7-34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–8 ACQ Values When ACQ_PS = 1, 2, and 3 7-34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–1 Addresses of SCI Registers 8-6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–2 Programming the Data Format Using SCICCR 8-8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–3 Asynchronous Baud Register Values for Common SCI Bit Rates 8-18. . . . . . . . . . . . . . . . . . .
8–4 SCI CHAR2–0 Bit Values and Character Lengths 8-21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–5 SW RESET-Affected Flags 8-23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–1 Addresses of SPI Control Registers 9-5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–2 SPI Clocking Scheme Selection Guide 9-13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–3 Character Length Control Bit Values 9-19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–1 Mailbox Configuration Details 10-5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–2 Register Addresses 10-7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–3 Mailbox Addresses 10-8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–4 CAN Bit Timing Examples for ICLK = 20 MHz 10-27. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–5 CAN Notation 10-39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–1 Typical WDKEY Register Power-Up Sequence 11-6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–2 WD Module Control Registers 11-8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–3 WD Overflow (Timeout) Selections 11-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–1 ’24x-Compatible Features/Peripherals in ’240x DSPs 13-2. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–2 New or Modified Features/Peripherals in ’240x DSPs 13-3. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–3 Features of ’24x and ’240x DSPs 13-4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–4 I/O Mapped Registers 13-7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–5 Instructions for Entering and Exiting Flash Control Register Mode 13-9. . . . . . . . . . . . . . . . . .
13–6 Flash Control Registers in Flash Control Mode 13-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–7 ’240x PLL Pin Names 13-16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–8 Oscillator/PLL Frequency Input Specification 13-16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–9 Peripheral Clock Enable Bits 13-17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–10 ’LF2407 Shared Pin Configuration 13-21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–11 Event Manager Module and Signal Names for EVA and EVB 13-23. . . . . . . . . . . . . . . . . . . . .