Specifications

Figures
xxi Contents
10–16 Bit Configuration Register 1 (BCR1) — Address 7105h 10-25. . . . . . . . . . . . . . . . . . . . . . . . . . .
10–17 CAN Bit Timing 10-27. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–18 Global Status Register (GSR) — Address 7107h 10-28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–19 Error Status Register (ESR) — Address 7106h 10-29. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–20 CAN Error Counter Register (CEC) — Address 7108h 10-31. . . . . . . . . . . . . . . . . . . . . . . . . . .
10–21 CAN Interrupt Flag Register (CAN_IFR) — Address 7109h 10-33. . . . . . . . . . . . . . . . . . . . . . .
10–22 CAN Interrupt Mask Register (CAN_IMR) — Address 710Ah 10-35. . . . . . . . . . . . . . . . . . . . . .
10–23 CAN Initialization 10-36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–1 Block Diagram of the WD Module 11-3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–2 WD Counter Register (WDCNTR) — Address 7023h 11-8. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–3 WD Reset Key Register (WDKEY) — Address 7025h 11-9. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–4 WD Timer Control Register (WDCR) — Address 7029h 11-9. . . . . . . . . . . . . . . . . . . . . . . . . . .
13–1 ’LF2407 Memory Map for Program Space 13-5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–2 ’LF2407 Memory Map for Data Space 13-6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–3 Pump Control Register 13-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–4 Flash Control Register 13-11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–5 Test Control Register 13-13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–6 Sector Enable Register 13-14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–7 ’240x Watchdog Clock Generation Logic 13-17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–8 Functional Block Diagram for Boot_EN/XF Feature 13-18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13–9 Functional Block Diagram of XMIF Signals on ’LF2407 13-19. . . . . . . . . . . . . . . . . . . . . . . . . . .
B–1 Procedure for Generating Executable Files B-2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
C–1 Example Hardware Configuration for ’LF240x Boot ROM Operation C-4. . . . . . . . . . . . . . . . .
C–2 Memory Maps for the ’LF240x Devices in Microcontroller Mode C-5. . . . . . . . . . . . . . . . . . . . .
C–3 SPI Data Packet Definition C-7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
C–4 Flowchart for the Serial Loader Baud Rate Match Algorithm C-9. . . . . . . . . . . . . . . . . . . . . . . .
C–5 Flowcharts for (a) Serial Asynchronous Loader and the Fetch Header Routine C-10. . . . . . .
C–6 Flowchart for FETCH_SCI_WORD C-11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .