Datasheet
78K0/Kx2-L CHAPTER 3 CPU ARCHITECTURE
R01UH0028EJ0400 Rev.4.00 98
Sep 27, 2010
Table 3-9. Special Function Register List: 78K0/KB2-L (4/5)
Bit No.
Number of Bits
Manipulated
Simultaneously
Address Symbol
7 6 5 4 3 2 1 0
R/W
1 8 16
After
Reset
Reference
page
FF85H to
FF8BH
− − − − − − − − − − − − − − −
FF8CH TCL51 0 0 0 0 0 TCL512 TCL511 TCL510 R/W √ √
−
00H 318
FF8DH to
FF98H
− − − − − − − − − − − − − − −
FF99H WDTE
− − − − − − − −
R/W
−
√
−
1AH/
9AH
Note1
365
FF9AH to
FF9EH
− − − − − − − − − − − − − − −
FF9FH OSCCTL
<EXCL
K>
<OSC
SEL>
0 0 0 0 0 0 R/W √ √
−
00H 202
FFA0H RCM
<RSTS> 0 0 0 0 0
<LSR
STOP>
<RSTO
P>
R/W √ √
−
80H
Note
2
207
FFA1H MCM 0 0 0 0 0
<XSEL> <MCS> <MCM0>
R/W √ √
−
00H 209
FFA2H MOC
<MSTOP>
0 0 0 0 0 0 0 R/W √ √
−
80H 208
FFA3H OSTC 0 0 0 MOST11 MOST13 MOST14 MOST15 MOST16 R √ √
−
00H 210, 640
FFA4H OSTS 0 0 0 0 0 OSTS2 OSTS1 OSTS0 R/W
−
√
−
05H 211, 641
FFA5H IICA
− − − − − − − −
R/W
−
√
−
00H
490
FFA6H SVA0
− − − − − − −
0
R/W
−
√
−
00H
490
FFA7H IICACTL0
<IICE0> <LREL0>
<WREL0>
<SPIE0>
<WTIM0> <ACKE0>
<STT0>
<SPT0>
R/W √ √ − 00H 492
FFA8H IICACTL1
<WUP> 0
<CLD0> <DAD0> <SMC0> <DFC0>
0 0 R/W √ √ − 00H 501
FFA9H IICAF0
<STCF>
<IICBSY>
0 0 0 0 <STCEN>
<IICRSV>
R/W √ √ − 00H 499
FFAAH IICAS0
<MSTS0>
<ALD0> <EXC0> <COI0> <TRC0>
<ACKD0>
<STD0> <SPD0>
R √ √ − 00H 497
FFABH
− − − − − − − − − − − − − − −
FFACH
RESF 0 0 0
WDTRF
0 0 0 LVIRF R
−
√
−
00H
Note3
664
FFADH
IICWL
−
−
−
−
−
−
−
−
R/W
−
√
−
FFH 503
FFAEH
IICWH
−
−
−
−
−
−
−
−
R/W
−
√
−
FFH 503
Notes 1. The reset value of WDTE is determined by setting of option byte.
2. The value of this register is 00H immediately after a reset release but automatically changes to 80H after
oscillation accuracy stabilization of high-speed internal oscillator has been waited.
3. The reset value of RESF varies depending on the reset source.
Remark For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0,
and is defined as an sfr variable using the #pragma sfr directive in the CC78K0.