Datasheet

RL78/L12 CHAPTER 3 CPU ARCHITECTURE
R01UH0330EJ0200 Rev.2.00 78
Dec 13, 2013
Table 3-6. Extended SFR (2nd SFR) List (4/6)
Address Special Function Register (SFR) Name Symbol R/W Manipulable Bit Range After Reset
1-bit 8-bit 16-bit
F01A0H Timer status register 00 TSR00L TSR00 R
− √ √
0000H
F01A1H
− − −
F01A2H Timer status register 01 TSR01L TSR01 R
− √ √
0000H
F01A3H
− − −
F01A4H Timer status register 02 TSR02L TSR02 R
− √ √
0000H
F01A5H
− − −
F01A6H Timer status register 03 TSR03L TSR03 R
− √ √
0000H
F01A7H
− − −
F01A8H Timer status register 04 TSR04L TSR04 R
− √ √
0000H
F01A9H
− − −
F01AAH Timer status register 05 TSR05L TSR05 R
− √ √
0000H
F01ABH
− − −
F01ACH Timer status register 06 TSR06L TSR06 R
− √ √
0000H
F01ADH
− − −
F01AEH Timer status register 07 TSR07L TSR07 R
− √ √
0000H
F01AFH
− − −
F01B0H Timer channel enable status register 0 TE0L TE0 R
√ √ √
0000H
F01B1H
− − −
F01B2H Timer channel start register 0 TS0L TS0 R/W
√ √ √
0000H
F01B3H
− − −
F01B4H Timer channel stop register 0 TT0L TT0 R/W
√ √ √
0000H
F01B5H
− − −
F01B6H Timer clock select register 0 TPS0 R/W
− − √
0000H
F01B7H
F01B8H Timer output register 0 TO0L TO0 R/W
− √ √
0000H
F01B9H
− − −
F01BAH Timer output enable register 0 TOE0L TOE0 R/W
√ √ √
0000H
F01BBH
− − −
F01BCH Timer output level register 0 TOL0L TOL0 R/W
− √ √
0000H
F01BDH
− − −
F01BEH Timer output mode register 0 TOM0L TOM0 R/W
− √ √
0000H
F01BFH
− − −
F0230H IICA control register 00 IICCTL00 R/W
√ √ −
00H
F0231H IICA control register 01 IICCTL01 R/W
√ √ −
00H
F0232H IICA low-level width setting register 0 IICWL0 R/W
− √ −
FFH
F0233H IICA high-level width setting register 0 IICWH0 R/W
− √ −
FFH
F0234H Slave address register 0 SVA0 R/W
− √ −
00H
F02F0H Flash memory CRC control register CRC0CTL R/W
√ √ −
00H
F02F2H Flash memory CRC operation result
register
PGCRCL R/W
− − √
0000H
F02FAH CRC data register CRCD R/W
− − √
0000H