Technical information

JA3
Pin Generic Header Name CPU board
Signal Name
Device
Pin
Pin Generic Header Name CPU board
Signal Name
Device
Pin
1 A0 A0 38 2 A1 A1 37
3 A2 A2 36 4 A3 A3 35
5 A4 A4 34 6 A5 A5 33
7 A6 A6 31 8 A7 A7 30
9 A8 A8 29 10 A9 A9 28
11 A10 A10 27 12 A11 A11 26
13 A12 A12 24 14 A13 A13 22
15 A14 A14 21 16 A15 A15 20
17 D0 D0 65 18 D1 D1 66
19 D2 D2 67 20 D3 D3 68
21 D4 D4 70 22 D5 D5 71
23 D6 D6 72 24 D7 D7 73
25 RDn RDn 139 26 WRn WRn 135
27 CS0n CS0n 144 28 CS1n CS1n 1
29 D8 D8 75 30 D9 D9 76
31 D10 D10 77 32 D11 D11 78
33 D12 D12 80 34 D13 D13 81
35 D14 D14 82 36 D15 D15 83
37 A16 A16 19 38 A17 A17 18
39 A18 A18 17 40 A19 A19 15
41 A20 A20 14 42 A21 A21 13
43 A22 A22 12 44 SDCLK BCLK 142
45 CS2n CS2n 2 46 ALE ASn 140
47 WRHn LHWRn 138 48 WRLn LLWRn 137
49 CASn - - 50 RASn - -
Table 9-9: JA3 Standard Generic Header
* - Optional link. By default, these signals are disconnected.
** - Optional link. Please refer to schematic for details.
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