User manual

Page 41
Document No. 80-15151 Issue 6 HEBER LTD
Figure 4 - Schematic Sheet 4 - Memory
ROM_ P1
D9
U4
HM62256BLFP
10
9
8
7
6
5
4
3
25
24
21
23
2
26
1
27
20
22
11
12
13
15
16
17
18
19
14 28
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
WR
CE
OE
O0
O1
O2
O3
O4
O5
O6
O7
GND VDD
RA M_ CS -10
OUT
A5
D12
D[0..15]
VCC
D5
A9
U2
EPRO M
12
11
10
9
8
7
6
5
27
26
23
25
4
28
29
3
2
30
31
24
22
32
13
14
15
17
18
19
20
21
16
1
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
OE
CE
VCC
D0
D1
D2
D3
D4
D5
D6
D7
GND
VPP
A17
CS0-
56-15084 11r2
PLUTO 5 - MEMORY
HEBER LTD.
Belvedere Mill
Chalfor d, Stroud, GL6 8NT
Tel: [phone]
Fax: [phone]
A3
413Tuesday , August 12, 2003
Title
Size Document Number Rev
Date: Sheet
of
VCC
A2
D4
D7
A9
MEM_CARD_PRESENT-
A1
0
D15
D13
FPGA0
A15
ROM_ OE-
D9
P15B
DIN41612-48W
TY PE "C/2" V ERT SKT
B1
B3
B4
B2
B5
B6
B7
B8
B9
B10
B11
B12
B13
B14
B15
B16
B1
B3
B4
B2
B5
B6
B7
B8
B9
B10
B11
B12
B13
B14
B15
B16
D8
P15C
DIN41612-48W
TY PE "C/2" V ERT SKT
C1
C3
C4
C2
C5
C6
C7
C8
C9
C10
C11
C12
C13
C14
C15
C16
C1
C3
C4
C2
C5
C6
C7
C8
C9
C10
C11
C12
C13
C14
C15
C16
RA M_ CS-10
V BAT T
D0
OUT
U3
HM62256BLFP
10
9
8
7
6
5
4
3
25
24
21
23
2
26
1
27
20
22
11
12
13
15
16
17
18
19
14 28
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
WR
CE
OE
O0
O1
O2
O3
O4
O5
O6
O7
GND VDD
D1
A10
D2
U1
EPRO M
12
11
10
9
8
7
6
5
27
26
23
25
4
28
29
3
2
30
31
24
22
32
13
14
15
17
18
19
20
21
16
1
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
OE
CE
VCC
D0
D1
D2
D3
D4
D5
D6
D7
GND
VPP
D6
A9
A14
FPGA1
GND
D14
----------------------------------- MEMORY EX PANSION CONNECTOR ----------------------------------------
A8
D[0..15]2,3,6,7,9
1
A3
A6
A13
RA M_ WU-3
A7
A1
A10
1
ROM_ OE-
A20
A13
D10
A11
A18
OUT
GND
FPGA 4
READ 2*27C040
GND
A9
ROM_MAP_2
D12
A7
ROM_ P13
ROM_MAP_1
A20
D8
D11
A14
A14
A17
FPGA 3
GND
A13
D7
A19
A4
NAME
A10
A4
A10
A14
0 A0
OUT
D4
A12
D15
OUT
A10
A19
C22
100n
RA M_ OE-3
FPGA [0..6]
P1 5A
DIN41612-48W
TY PE "C/2" V ERT SKT
A1
A3
A4
A2
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A1
A3
A4
A2
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
READ 1*27C801
D9
A4
D14
D5
FPGA5
GND
A13
A18
ROM_ OE-3
GND
FPGA 1
A0
FPGA2
A4
A16
D3
GND
D15
A11
A5
D[0 .. 15]
x
A2
A6
A1
OUT
A21
FPGA 5
C21
100n
A12
D14
VCC
D2
PINS 1, 12 SET BY FPG A
A16
D11
A0/A19
A[0..23]
FUNCTIO N
READ 1*27C040
D10
LINES F PGA0-6 HAVE THE FOLLOWING DEFAULT FUNCTIONS
A3
VBATT
GND
D11
1
GND
D5
A6
RA M_ WL-3
A[0..23]2
D0
D2
A8
A11
A15
WU- (WRITE HIGH BYTE)
A3
A15
FPGA [0. .6]3
GND
U3/U4 - 32K*8 STATIC RAMS, SOP
FPGA6
MODE
© HEBER LTD, 1996-2002
A15
VCC
0
ROM_P1
A4
A11
A1
A15
EPROMS - 2*27C040 OR 2*27C801
NON-ROM CYCLE
D3
A1
A7
A8
A11
A7
D3
A7
A16
A5
FPGA 2
A[0..23]2
A5
D7
A3
D13
A12
FPGA4
V BATT
A18
D10
ROM_ P12
A12
A3
A17
D13
FPGA 0
FPGA 6
ROM_P12
A14
ROM_ P1
D8
C19
100n
(A20)
VCC
D0
0
D12
D6
RAM_CS- (CS- FOR EXPANSION RAM)
A22
ROM_ P13
A2
FPGA3
WL- (WRITE LOW BYTE)
C20
100n
GND
D1
A12
A5
ROM_ P1
ROM_ P123
I/O
VCC
A19
A6
A2
RA M_ OE-3
RESET
A6
A9
D[0..15]2,3,6,7,9
VCC
A8
IN
V BATT
A2
A8
READ 2*27C801
D6
ROM_ OE-3
A19
A13
D1
D4
A[0..23]