User`s manual

14 - Table of Contents ModelSim Xilinx User’s Manual
VHDL settings page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
Verilog settings page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
SDF settings page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
Setting default simulation options . . . . . . . . . . . . . . . . . . . . . . . . 213
ModelSim Quick Start . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
8 - Standard Delay Format (SDF) Timing Annotation (219)
SDF and ModelSim XE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
Specifying SDF files for simulation . . . . . . . . . . . . . . . . . . . . . . . . . 220
Instance specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
SDF specification with the GUI . . . . . . . . . . . . . . . . . . . . . . . . . 221
Errors and warnings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
VHDL VITAL SDF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
SDF to VHDL generic matching . . . . . . . . . . . . . . . . . . . . . . . . 222
Resolving errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Verilog SDF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
The $sdf_annotate system task . . . . . . . . . . . . . . . . . . . . . . . . . 224
SDF to Verilog construct matching . . . . . . . . . . . . . . . . . . . . . . . 225
Optional edge specifications . . . . . . . . . . . . . . . . . . . . . . . . . . 229
Optional conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Rounded timing values . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
SDF for Mixed VHDL and Verilog Designs . . . . . . . . . . . . . . . . . . . . . . 231
Interconnect delays . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
Troubleshooting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Specifying the wrong instance . . . . . . . . . . . . . . . . . . . . . . . . . 232
Mistaking a component or module name for an instance label . . . . . . . . . . . . . 233
Forgetting to specify the instance . . . . . . . . . . . . . . . . . . . . . . . . 233
Obtaining the SDF specification . . . . . . . . . . . . . . . . . . . . . . . . . . 234
9 - Value Change Dump (VCD) Files (235)
ModelSim VCD commands and VCD tasks . . . . . . . . . . . . . . . . . . . . . . 236
A VCD file from source to output . . . . . . . . . . . . . . . . . . . . . . . . . . 236
VHDL source code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
VCD simulator commands . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
VCD output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237