User`s manual

10 - Table of Contents ModelSim Xilinx User’s Manual
Project operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Creating a Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Working with a Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Open a project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
Compile a project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Simulating a project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Modifying a project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
The project command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
4 - VHDL Simulation (45)
Compiling VHDL designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Creating a design library . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Invoking the VHDL compiler . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Dependency checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Simulating VHDL designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Invoking the simulator from the Main window . . . . . . . . . . . . . . . . . . . . 47
Using the TextIO package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Syntax for file declaration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Using STD_INPUT and STD_OUTPUT within ModelSim . . . . . . . . . . . . . . . 50
TextIO implementation issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Writing strings and aggregates . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Reading and writing hexadecimal numbers . . . . . . . . . . . . . . . . . . . . . 51
Dangling pointers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
The ENDLINE function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
The ENDFILE function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Using alternative input/output files . . . . . . . . . . . . . . . . . . . . . . . . 52
Providing stimulus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Obtaining the VITAL specification and source code . . . . . . . . . . . . . . . . . . . 53
VITAL packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
ModelSim VITAL compliance . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
VITAL compliance checking . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Compiling and Simulating with accelerated VITAL packages . . . . . . . . . . . . . . . . 54
5 - Verilog Simulation (55)
ModelSim variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56