Technical data

ModelSim EE/PLUS Reference Manual Table of Contents
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Alternate IEEE libraries supplied . . . . . . . . . . . . . . . . . . . . . . . . . 42
Rebuilding supplied libraries . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Regenerating your design libraries . . . . . . . . . . . . . . . . . . . . . . . . . 43
Verilog resource libraries . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3 - Compilation and Simulation (p45)
Compiling VHDL and Verilog designs . . . . . . . . . . . . . . . . . . . . . . . . . 46
Creating a design library . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Invoking the VHDL compiler . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Invoking the Verilog compiler . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Design checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Dependency checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Simulating VHDL and Verilog designs . . . . . . . . . . . . . . . . . . . . . . . . . 48
Invoking the simulator from the Main transcript window . . . . . . . . . . . . . . . . 48
Verilog-specific simulation issues . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Verilog object names in commands . . . . . . . . . . . . . . . . . . . . . . . . 50
Verilog literals in commands . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Hazard detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Instantiation bindings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
The Verilog ‘uselib compiler directive . . . . . . . . . . . . . . . . . . . . . . . 52
Environment variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Setting and using environment variables in Windows . . . . . . . . . . . . . . . . . 55
4 - Mixed VHDL and Verilog Designs (p57)
Separate compilers, common libraries . . . . . . . . . . . . . . . . . . . . . . . . . 58
Mapping data types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58
VHDL generics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Verilog parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
VHDL and Verilog ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Verilog states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60
VHDL instantiation of Verilog design units . . . . . . . . . . . . . . . . . . . . . . . 62
Verilog instantiation criteria . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Component declaration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
vgencomp component declaration . . . . . . . . . . . . . . . . . . . . . . . . . 64
Verilog instantiation of VHDL design units . . . . . . . . . . . . . . . . . . . . . . . 65
VHDL instantiation criteria . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
SDF annotation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66