Datasheet

MCP3911 DS20002286B-page 51  2012-2013 Microchip Technology Inc.
FIGURE 6-9: Data Ready Behavior.
D0 D1 D2
D0 D1 D2 D3 D4 D5
D3 D4 D5
D0 D1 D2 D3 D4 D5 D6 D7 D8
D1 D3 D5 D6 D7 D8 D10 D12D0 D2 D4 D9 D11 D13 D14
D6
D6 D12
D9 D13
D16 D17 D18 D19 D21 D24D15 D20 D22 D25 D26
D7 D8 D9 D10 D11
D10 D11 D12
D10D7 D8 D9
D23
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18
D19
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D11D10 D12 D13 D14 D15
D16
D0 D1 D2 D4 D5D3 D7 D8 D9 D10 D11 D12 D13D6 D15 D16
D14
D0 D1 D2 D6 D10 D11 D12
D13
D11
D13 D14 D15 D16
D12 D13 D14
D14
D28 D29 D31 D33D27 D30 D32 D34
D15 D16 D17
D8D7
D9D4 D5D3
RESET<1> or
SHUTDOWN<1>
RESET<0> or
SHUTDOWN<0>
RESET
D0 D1 D2 D3 D4 D5
D0 D1 D2 D3 D4 D5 D6 D7 D8
D1 D3 D5 D6 D7 D8 D11 D13D0 D2 D4 D10 D12 D14 D15
D6
D9 D13
D17 D18 D21 D24D16 D19 D22 D25 D26
D10 D11 D12
D10D8 D9
D23
D11 D12 D13 D14
D28 D29 D31 D33D27 D30 D32 D34
D14 D15 D16
D0 D1 D2 D3 D4 D5 D12D11 D13 D15 D16 D17D8 D9 D10
D7
PHASE < 0 PHASE = 0 PHASE > 0
D6 D7
DRCLK Period
DRCLK period
Internal reset synchronisation
(1 DMCLK period)
3*DRCLK period3*DRCLK period
D14
D9 D20
DRMODE= 00 ; DR
DRMODE=
01 ; DR
DRMODE=
10 ; DR
DRMODE=
11 ; DR
DRMODE= 00 ; DR
DRMODE=
01 ; DR
DRMODE=
10 ; DR
DRMODE=
11 ; DR
DRMODE= 00 ; DR
DRMODE=
01 ; DR
DRMODE=
10 ; DR
DRMODE= 11 ; DR
DRMODE =
00 : Select the lagging Data Ready
DRMODE =
01 : Select the Data Ready on Channel 0
DRMODE =
10 : Select the Data Ready on Channel 1
DRMODE =
11 : Select both Data ready
DRCLK Period1 DMCLK Period
Internal data ready pulse (filtered because it corresponds to unsettled data)