Specifications

BEGINNING OF PROCESSOR HIERARCHY BLOCK
2
12
PD<31..0>
OSC_MCU
ONCE_TCLK
ONCE_TRST_B
ONCE_TMS
SPI_MOSI
TIM_16H_8L
SPI_CS
CS1
EB0
14 15
22
2
PA<22..0>
GND
14 15
11 13 16
18
17 19 18
21
9
8
7
6
23 24 28
19
29
30
5
3
0
20
.1UF
0
1
4
21
3
5 6
7
9 8
10 11 12 13
22
20 25
SCI2_IN
USER_LED2
RUN_KIT_USR
YCO
CS2 CSE0
EB2
EB1
PQB1
EB3
CSE1
2107_TDO
ONCE_TDI
TC1 CS3
PQA1
PQA0
PQA3
PQA4
ICOC22 ICOC23 ICOC20 ICOC21 ICOC11 ICOC12 ICOC13
TEST
ICOC10
SCI2_OUT
USER_LED1
TC2
1UF
INT2
PQB3
PQB2
PQB0
26 27
ONCE_DE_B
SPI_SCK
PROC_RESET_OUT
CPUCLK_OUT
4
10
31
0.0
CS0
RESET_IN
17 16
1
PROCSER_IN PROCSER_OUT
KIT_STATUS
SPI_MISO
XTAL
RW
VDDSYN
FLASH_VPP
TEA
VRH
OE
RCON
TA
1B6^ 16C6 16C5
1B6^16B4
1A6^16C616B816C5
1A6^ 16C6 16C5
CB160
1
U09
50 49
11
6
139 137 136 134 132 131 122 121
47
119 117 116
29 28 26 24 23
14 13
51
48
36
35 34 31 30
27 25 22 21 20
46
17 16 15 12 10
7
5 4
3
2
43
1
144
42
41
40
39
38
37
95
59
97
99
102
9
19
33
45
65
77
129
141
115
74
103
123
87
113
112
8
18
32
44
64
76
127
140
114
73
126
92
U09
128
86 85 83 81 62 60
143
101
100
98
96
125
61 58 57 56 55 54 53 52
71
72
75
79
82
84
8889
91
90
111
110
109
108
107
106
105
104
118 120
70
68
93 94
78
67
130
133
135
63
138
142
69 66
124
80
CB164
RB27
1/6(BLOCK)
10/03/2007
13/26(TOTAL)
BLOCK NAME: _motprocrescard_dn. PARENT BLOCK: \_rc_top_dn_\
CR-13 : @\_RC_LIB\.\_RC_TOP_DN_\(SCH_1):PAGE2_I10@\_RC_LIB\.\_MOTPROCRESCARD_DN\(SCH_1):PAGE1
DS33M33DK01A0
STEVE SCULLY
MICROPORT. P.1,13-18
14A2
15D3
15D6
15D5
16A1
14D714C714A5
16C4 14B7
16A3
16B414B4
15D5
15D5
1B8^ 14D2 17B7
15D4
16C414B714B4
1A8^18C215D5
14D1
17C7 15C8
15D6
16D2
15D3
16C414B714B4
14C7
15D4
PAGE: DATE:
TITLE:
ENGINEER:
A A B B C C D
D
1
1
2
2
3
3
4
45
56
6
7
7
8 8
OUT OUT
IN
OUT
MMC2107 CONTROL
RXD1
INT7*
TXD2
ICOC10
TEST
INT1*
ICOC13 ICOC12 ICOC11 ICOC21 ICOC20 ICOC23 ICOC22
EXTAL
TCLK
TRST*
SS*
PQB0
PQA4
PQA3
PQA0
PQA1
CS3*
TC1
TDI
TDO
CSE1
EB3*
INT6*
PQB1
PQB2
PQB3
EB0*
EB1*
EB2*
TC2
CSE0 CS1* CS2*
DE* SCK
RSTOUT*
CLKOUT RESET*
CS0*
TMS
INT0*
YC0
MOSI
MISO
XTAL
INT3*
INT2*
INT5*
INT4
RXD2 TXD1
MMC2107
PORT
TA*
SHS*
OE*
VRH
VSTBY
TEA*
VDDH
VDDF
VDDA
VPP
VDD6
VDD7
VDD8
VDDSYN
VDD3
VDD5
RW
VRL
A8
D31
A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10
A9 A7 A6 A5 A4 A3 A2 A1 A0
VSS1
VSS2
VSS3
VSS4
VSS5
VSS6
VSS7
VSS8
VSSSYN
VSSF
VSSA
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D11 D12 D13 D14 D15 D16 D17 D18 D19 D20
VDD2
VDD1
VDD4
V3_3