Datasheet

MAX9880A
Low-Power, High-Performance
Dual I
2
S Stereo Audio Codec
36 ______________________________________________________________________________________
D15 D14
RELATIVE TO PCLK (SEE NOTE)
7ns (typ)
LEFT
1/f
S
RIGHT
D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
LRCLK
AUDIO MASTER MODES:
LEFT JUSTIFIED: TDM = 0, WCI = 0, BCI = 0, DLY = 0, SLOTDLY = 0
SDOUT
BCLK
20ns (min) 5ns (min)
CONFIGURED BY BSEL
SDIN
LEFT JUSTIFIED + LRCLK INVERT: TDM = 0, WCI = 1, BCI = 0, DLY = 0, SLOTDLY = 0
40ns (max)
0ns (min)
D15 D14
RELATIVE TO PCLK (SEE NOTE)
LEFT
1/f
S
RIGHT
D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1
D0
LRCLK
SDOUT
BCLK
20ns (min)
5ns (min)
CONFIGURED BY BSEL
SDIN
40ns (max)
0ns (min)
D15 D14
RELATIVE TO PCLK (SEE NOTE)
LEFT
1/f
S
RIGHT
D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1
D0
LRCLK
SDOUT
BCLK
20ns (min) 5ns (min)
CONFIGURED BY BSEL
SDIN
SDIN
D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
LEFT JUSTIFIED + BCLK INVERT: TDM = 0, WCI = 1, BCI = 0, DLY = 0, SLOTDLY = 0
40ns (max)
0ns (min)
RELATIVE TO PCLK (SEE NOTE)
LEFT
1/f
S
RIGHT
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
LRCLK
BCLK
20ns (min) 5ns (min)
CONFIGURED BY BSEL
SDIN
I
2
S: TDM = 0, WCI = 1, BCI = 0, DLY = 0, SLOTDLY = 0
40ns (max)
0ns (min)
D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
SDIN
D14D15 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
RELATIVE TO PCLK (SEE NOTE)
LEFT
1/f
S
RIGHT
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2
D1
D0
LRCLK
BCLK
20ns (min) 5ns (min)
CONFIGURED BY BSEL
SDIN
LEFT JUSTIFIED: TDM = 0, WCI = 1, BCI = 0, DLY = 0, SLOTDLY = 1
40ns (max)
0ns (min)
7ns (typ) 7ns (typ)
7ns (typ) 7ns (typ)
7ns (typ) 7ns (typ)
7ns (typ)
7ns (typ)7ns (typ)
7ns (typ)7ns (typ)
7ns (typ)7ns (typ)
7ns (typ)7ns (typ)
7ns (typ) 7ns (typ)
7ns (typ)7ns (typ)
NOTE: THE DELAY FROM A BCLK EDGE AND AN LRCLK EDGE IS DETERMINED BY LENGTH OF TIME THAT PCLK (THE INTERNALLY DIVIDED-DOWN VERSION OF MCLK AS DEFINED BY THE PSCLK BITS) PERIOD OF MCLK PLUS THE
INTERNAL DELAY. FOR EXAMPLE: IF f
PCLK
= 12.288MHz, THEN THE DELAY BETWEEN BCLK AND LRCLK IS TYPICALLY 45ns.
Figure 1. Digital Audio Interface Audio Master Mode