Hub Datasheet

Ballout and Package Information
184 Intel
®
E7505 Chipset MCH Datasheet
NOTES:
1. Signals marked with an “*” must have an accessible test point if XOR testing is implemented.
2. For AGP signals that have different names between AGP 2.0 and AGP 3.0, the name outside the parenthesis
is the AGP 2.0 signal name and the name inside the parenthesis is the AGP 3.0 signal name.
Figure 7-2. MCH Ballout (Left Half of Top View)
33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17
AN
VSS CB_B1 DQS_B17 VSS
CMDCLK
_B0
DQ_B36 VSS DQ_B34 MA_B0 VSS DQ_B40 DQ_B44 VSS DQ_B42 VSS
AM
VSS VCCDDR CB_B0 VCCDDR CB_B3
CMDCLK
_B0#
VSS DQ_B33 DQS_B4 VCCDDR MA_A10 VSS VSS DQ_B41 DQ_B46 VCCDDR
AL
VSS VCCDDR VSS VSS CB_B2 CB_B6 VSS DQ_B32 DQS_B13 VSS DQ_B35 MA_B10 VSS DQ_B45 DQS_B14 VSS DQ_B47
AK
DRCOMP
_H
DRCOMP
VREF_H
VCCDDR CB_B5 DQS_B8 VSS CB_B7 DQ_B37 VCCDDR DQ_B38 DQ_B39 VSS
CMDCLK
_A2
DQ_A45 VCCDDR DQS_B5 DQ_B43
AJ
DRCOMP
_V
VSS
DRCOMP
VREF_V
CB_B4 VSS
CMDCLK
_B1#
CMDCLK
_B1
VSS DQ_A36 DQ_A37 VSS DQ_A39
CMDCLK
_A2#
VSS DQ_A41 DQ_A42 VSS
AH
VSS
RCVEN
OUT_B#
RCVEN
OUT_A#
VCCDDR DQS_A17 DQS_A8 VCCDDR VSS MA_A0 VSS DQ_A34 DQ_A38 VCCDDR BA_A1 DQS_A14 VSS DQ_A43
AG
ODTCOMP DVREF_A VSS MA_A1 MA_B1 VSS CB_A2 CB_A6 VSS
CMDCLK
_A0#
DQS_A13 VSS DQ_A35 BA_B1 VSS DQS_A5 DQ_A46
AF
DVREF_B VCCDDR
CMDCLK
_B2
CMDCLK
_B2#
VSS VSS CB_A0 CB_A1 CB_A7
CMDCLK
_A0
VCCDDR
CMDCLK
_A1#
DQS_A4 VSS
CMDCLK
_A3
DQ_A44 VCCDDR
AE
VSS DQ_B27 DQ_B31 VSS DQ_A31 MA_B2 VSS CB_A4 VSS CB_A5 CB_A3
CMDCLK
_A1
DQ_A32 DQ_A33
CMDCLK
_A3#
DQ_A40 DQ_A47
AD
DQS_B12 DQ_B30 VSS DQ_B26 DQ_A27 VCCDDR MA_B3 MA_A2
CMDCLK
_B3#
VCCDDR VSS VCCDDR VSS VCCDDR VSS VCCDDR VSS
AC
DQ_B24 VSS DQ_B25 DQS_B3 VSS DQ_A26 DQ_A30 VSS
CMDCLK
_B3
MA_A3 VCCDDR VSS VCCDDR VSS VCCDDR VSS VCCDDR
AB
VSS DQ_B29 DQ_B28 VCCDDR DQS_A3 DQS_A12 VSS DQ_A29 DQ_A25 VCCDDR VSS
AA
MA_B6 MA_A6 VSS MA_A4 MA_B4 VSS VSS DQ_A28 DQ_A24 VSS VCCDDR
Y
DQ_B19 VCCDDR MA_B5 MA_A5 VSS MA_B8 MA_A8 VCCDDR VSS VCCDDR VSS VCC
3
VSS VCC
3
VSS
W
VSS DQ_B18 DQ_B23 VSS DQ_A19 DQ_A23 VSS DQ_A22 DQ_A18 VSS VCCDDR VSS VCC
3
VSS VCC
3
V
DQS_B11 DQS_B2 VSS DQ_B22 DQS_A2 VCCDDR DQS_A11 DQ_A16 DQ_A20 VCCDDR VSS VCC
3
VSS VCC
3
VSS
U
DQ_B16 VSS DQ_B21 DQ_B17 VSS DQ_A21 DQ_A17 VSS VSS VSS VCCDDR VSS VCC
3
VSS VCC
3
T
VSS DQ_B20 MA_B9 VCCDDR MA_A7 MA_B7 VSS VSS DQ_A12 VCCDDR VSS VCC
3
VSS VCC
3
VSS
R
MA_B11 MA_A11 VSS MA_A9 MA_B12 VSS DQ_A11 DQ_A10 DQ_A9 VSS VCCDDR VSS VCC
3
VSS VCC
3
P
MA_A12 VCCDDR DQ_B10 DQ_B11 VSS DQ_A15 DQ_A14 VCCDDR DQ_A8 VCCDDR VSS VCC
3
VSS VCC
3
VSS
N
VSS DQ_B14 DQ_B15 VSS DQS_A1 DQS_A10 VSS CKE_A2 CKE_B2 VSS VCCDDR
M
DQ_B13 DQS_B10 VSS DQS_B1 DQ_A13 VCCDDR VSS DQ_A7 DQ_A4 VCCDDR VSS
L
DQ_B8 VSS DQ_B9 VSS VSS CKE_B0 DQ_A3 VSS DQ_A0
DDR
_STRAP
VCCDDR VSS VTT VSS VTT VSS VTT
K
VSS DQ_B12 CKE_A3 VCCDDR CKE_A0 DQ_A6 VSS DQS_A0
CMDCLK
_A4
VCCDDR VSS VTT VSS VTT VSS VTT VSS
J
CKE_A1 CKE_B1 VSS CKE_B3 DQ_A2 VSS DQ_A1
CMDCLK
_A4#
VSS RSTIN# PWRGD VSS Reserved* Reserved* VSS TESTIN# HCLKINP
H
DQ_B3 VCCDDR DQ_B7 DQ_B6 VSS DQS_A9
CMDCLK
_B4
VCCDDR DINV0# HD15# VTT HD24# HDSTBP1# VSS HD44# HD46# VTT
G
VSS DQ_B2 DQS_B0 VSS DQ_A5
CMDCLK
_B4#
VSS HD4# HD1# VSS HD14# HDSTBN1# VSS HD31# HD47# VSS HD50#
F
DQS_B9 DQ_B1 VSS DQ_B5 VSS VCCDDR HD13# HDSTBP0# VSS HDVREF0 HD26# VTT HDVREF1 HYRCOMP VSS HD49# HD48#
E
DQ_B4 VSS DQ_B0 VSS VSS HD9# HDSTBN0# VSS HD12# HD29# VSS HD30# HYSWNG VSS HD42# HD45# VSS
D
VSS
CMDCLK
_A5#
CMDCLK
_A5
VCCDDR HD6# HD10# VTT HD11# DINV1# VSS HD25# HD28# VTT HD35# HD38# VSS HD52#
C
CMDCLK
_B5#
CMDCLK
_B5
VSS HD3# HD2# VSS HD19# HD21# VSS HD27# HD34# VSS HD37# HDSTBP2# VSS HD43# HDSTBN3#
B
VCCDDR HD0# HD8# VSS HD17# HD18# VTT HD22# HD36# VSS HD33# HDSTBN2# VTT HD41# HD40# VSS
A
HD7# VTT HD5# HD16# VSS HD20# HD23# VSS HD32# HDVREF2 VSS HD39# DINV2# VSS HD51#
33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18
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