Datasheet
Table Of Contents
- Description
- Features
- Ordering Information
- Key Parameters
- Speed Grade
- Address Table
- Pin Descriptions
- Input/Output Functional Descriptions
- Pin Assignments
- Registering Clock Driver Specifications
- On DIMM Thermal Sensor
- Functional Block Diagram
- 4GB, 512Mx72 Module(1Rank of x8)
- 8GB, 1Gx72 Module(1Rank of x4) - page1
- 8GB, 1Gx72 Module(1Rank of x4) - page2
- 8GB, 1Gx72 Module(2Rank of x8) - page1
- 8GB, 1Gx72(2Rank of x8) - page2
- 16GB, 2Gx72 Module(2Rank of x4) - page1
- 16GB, 2Gx72 Module(2Rank of x4) - page2
- 16GB, 2Gx72 Module(2Rank of x4) - page3
- 32GB, 4Gx72 Module(4Rank of x4) - page1
- 32GB, 4Gx72 Module(4Rank of x4) - page2
- 32GB, 4Gx72 Module(4Rank of x4) - page3
- 32GB, 4Gx72 Module(4Rank of x4) - page4
- 32GB, 4Gx72 Module(4Rank of x4) - page5
- Absolute Maximum Ratings
- AC & DC Operating Conditions
- AC & DC Input Measurement Levels
- Vref Tolerances
- AC and DC Logic Input Levels for Differential Signals
- Differential signal definition
- Differential swing requirements for clock (CK - CK) and strobe (DQS-DQS)
- note : Rising input differential signal shall become equal to or greater than VIHdiff(ac) level and Falling input differential signal shall become equal to or less than VIL(ac) level.
- Single-ended requirements for differential signals
- Differential Input Cross Point Voltage
- Slew Rate Definitions for Single-Ended Input Signals
- Slew Rate Definitions for Differential Input Signals
- AC & DC Output Measurement Levels
- Overshoot and Undershoot Specifications
- Refresh parameters by device density
- Standard Speed Bins
- Environmental Parameters
- IDD and IDDQ Specification Parameters and Test Conditions
- IDD Specifications (Tcase: 0 to 95oC)
- Module Dimensions
Rev. 1.0 / May. 2014 20
32GB, 4Gx72 Module(4Rank of x4) - page1
ZQ
ARRASA
ARCASA
ARS0A
ARWEA
APCK0A
APCK0A
ARCKE0A
ARODT0A
ARA[N:O]A
Vtt
/ARBA[N:O]A
CB[3:0]
DQS8
DQS8
DQS
DQS
DM
D9
DQ [3:0]
ZQ
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D8
DQ [3:0]
ZQ
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
D7
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D6
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D5
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D4
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D3
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D2
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D1
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D0
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
BRRASA
BRCASA
BRS2A
BRWEA
BPCK0A
BPCK0A
BRCKE0A
BRODT1A
BRA[N:O]A
/BRBA[N:O]A
DQS
DQS
DM
D45
DQ [3:0]
ZQ
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D44
DQ [3:0]
ZQ
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D47
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D46
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D49
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D48
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D51
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D50
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D53
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
D52
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSSVSSVSSVSS
ARS1A
ARCKE1A
VDD
BRS3A
BRCKE1A
VDD
DQ[27:24]
DQS3
DQS3
DQS
DQS
DM
DQ [3:0]
ZQ
DQS
DQS
DM
DQ [3:0]
ZQ
VSS
DQS
DQS
DM
DQ [3:0]
ZQ
DQS
DQS
DM
DQ [3:0]
ZQVSSVSSVSSVSS
DQ[19:16]
DQS2
DQS2
DQS
DQS
DM
DQ [3:0]
DQS
DQS
DM
DQ [3:0]
ZQ
VSS
DQS
DQS
DM
DQ [3:0]
ZQ
DQS
DQS
DM
DQ [3:0]
ZQVSSVSSVSSVSS
DQ[11:8]
DQS1
DQS1
DQS
DQS
DM
DQ [3:0]
ZQ
DQS
DQS
DM
DQ [3:0]
ZQ
VSS
DQS
DQS
DM
DQ [3:0]
ZQ
DQS
DQS
DM
DQ [3:0]
ZQVSSVSSVSSVSS
ZQ
DQ[3:0]
DQS0
DQS0
DQS
DQS
DM
DQ [3:0]
ZQ
DQS
DQS
DM
DQ [3:0]
ZQ
VSS
DQS
DQS
DM
DQ [3:0]
ZQ
DQS
DQS
DM
DQ [3:0]
ZQVSSVSSVSSVSS