Datasheet
Table Of Contents
- Description
- Features
- Ordering Information
- Key Parameters
- Speed Grade
- Address Table
- Pin Descriptions
- Input/Output Functional Descriptions
- Pin Assignments
- Registering Clock Driver Specifications
- On DIMM Thermal Sensor
- Functional Block Diagram
- 4GB, 512Mx72 Module(1Rank of x8)
- 8GB, 1Gx72 Module(1Rank of x4) - page1
- 8GB, 1Gx72 Module(1Rank of x4) - page2
- 8GB, 1Gx72 Module(2Rank of x8) - page1
- 8GB, 1Gx72(2Rank of x8) - page2
- 16GB, 2Gx72 Module(2Rank of x4) - page1
- 16GB, 2Gx72 Module(2Rank of x4) - page2
- 16GB, 2Gx72 Module(2Rank of x4) - page3
- 32GB, 4Gx72 Module(4Rank of x4) - page1
- 32GB, 4Gx72 Module(4Rank of x4) - page2
- 32GB, 4Gx72 Module(4Rank of x4) - page3
- 32GB, 4Gx72 Module(4Rank of x4) - page4
- 32GB, 4Gx72 Module(4Rank of x4) - page5
- Absolute Maximum Ratings
- AC & DC Operating Conditions
- AC & DC Input Measurement Levels
- Vref Tolerances
- AC and DC Logic Input Levels for Differential Signals
- Differential signal definition
- Differential swing requirements for clock (CK - CK) and strobe (DQS-DQS)
- note : Rising input differential signal shall become equal to or greater than VIHdiff(ac) level and Falling input differential signal shall become equal to or less than VIL(ac) level.
- Single-ended requirements for differential signals
- Differential Input Cross Point Voltage
- Slew Rate Definitions for Single-Ended Input Signals
- Slew Rate Definitions for Differential Input Signals
- AC & DC Output Measurement Levels
- Overshoot and Undershoot Specifications
- Refresh parameters by device density
- Standard Speed Bins
- Environmental Parameters
- IDD and IDDQ Specification Parameters and Test Conditions
- IDD Specifications (Tcase: 0 to 95oC)
- Module Dimensions

Rev. 1.0 / May. 2014 17
16GB, 2Gx72 Module(2Rank of x4) - page1
RRASA
RCASA
RS0A
RWEA
PCK0A
PCK0A
RCKE0A
RODT0A
A[O:N]A
/BA[O:N]A
CB[7:4]
DQS17
DQS17
DQS
DQS
DM
D17
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D35
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
DQ[31:28]
DQS12
DQS12
DQS
DQS
DM
D12
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
D30
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
DQ[23:20]
DQS11
DQS11
DQS
DQS
DM
D11
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D29
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
DQ[15:12]
DQS10
DQS10
DQS
DQS
DM
D10
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D28
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
DQ[3:0]
DQS0
DQS0
DQS
DQS
DM
D0
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D18
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
Vtt
CB[3:0]
DQS8
DQS8
DQS
DQS
DM
D8
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D26
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
DQ[27:24]
DQS3
DQS3
DQS
DQS
DM
D3
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
D21
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
DQ[19:16]
DQS2
DQS2
DQS
DQS
DM
D2
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D20
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
DQ[11:8]
DQS1
DQS1
DQS
DQS
DM
D1
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D19
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
DQ[7:4]
DQS9
DQS9
DQS
DQS
DM
D9
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
DQS
DQS
DM
D27
DQ [3:0]
RAS
CAS
CS
WE
CK
CK
CKE
ODT
A[N:O]/BA[N:O]
VSS
RS1A
RCKE1A
R0DT1A
DM DM
Vtt
RRASA
RCASA
RS0A
RWEA
PCK0A
PCK0A
RCKE0A
RODT0A
A[O:N]A
/BA[O:N]A
RS
1A
RCKE1A
R0DT1A
PCK1
A
PCK1A
PCK1A
PCK1A