Datasheet

Rev. 1.0 / May. 2014 13
8GB, 1Gx72 Module(1Rank of x4) - page1
RRASA
RCASA
RS0A
RWEA
PCK0A
PCK0A
RCKE0A
RODT0A
A[O:N]A
Vtt
/BA[O:N]A
CB[3:0]
DQS8
DQS8
DQS
DQS
DM
D8
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
CB[7:4]
DQS17
DQS17
VSS
DQS
DQS
DM
D17
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
DQ[27:24]
DQS3
DQS3
DQS
DQS
DM
D3
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
DQ[31:28]
DQS12
DQS12
VSS
DQS
DQS
DM
D12
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
DQ[19:16]
DQS2
DQS2
DQS
DQS
DM
D2
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
DQ23:20]
DQS11
DQS11
VSS
DQS
DQS
DM
D11
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
DQ[11;8]
DQS1
DQS1
DQS
DQS
DM
D1
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
DQ[15:12]
DQS10
DQS10
VSS
DQS
DQS
DM
D10
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
DQ[3:0]
DQS0
DQS0
DQS
DQS
DM
D0
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
DQ[7:4]
DQS9
DQS9
VSS
DQS
DQS
DM
D9
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
RRASB
RCASB
RS0B
RWEB
PCK0B
PCK0B
RCKE0B
RODT0B
A[O:N]B
Vtt
/BA[O:N]B
DQ[35:32]
DQS4
DQS4
DQS
DQS
DM
D4
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
DQ[39:36]
DQS13
DQS13
VSS
DQS
DQS
DM
D13
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
DQ[43:40]
DQS5
DQS5
DQS
DQS
DM
D5
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
DQ[47:44]
DQS14
DQS14
VSS
DQS
DQS
DM
D14
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
DQ[51:48]
DQS6
DQS6
DQS
DQS
DM
D6
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
DQ[55;52]
DQS15
DQS15
VSS
DQS
DQS
DM
D15
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
DQ[59:56]
DQS7
DQS7
DQS
DQS
DM
D7
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
DQ[63:60]
DQS16
DQS16
VSS
DQS
DQS
DM
D16
DQ [3:0]
ZQ
RAS CAS CS WE CK CK CKE ODT A[O:N]/BA[O:N]
VSS
VSS VSS
D0–D17
V DD
D0–D17
V
TT
V
DDSPD
D0–D17
VREFDQ
SPD
VREFCA
V
SS
D0–D17
D0–D17
Note:
1. DQ-to-I/O wiring may be changed within a nibble.
2. Unless otherwise noted, resistor values are 15%.
3. See the wiring diagrams for all resistors associated with the com-
mand, address and control bus.
4. ZQ resistors are 240%. For all other resistor values refer to the appro-
priate wiring diagram.

1

5
VDDSPD
EVENT
SCL
SDA
SA0
SPD with
Integrated
TS
SA1
SA2
VSS
VDDSPD
EVENT
SCL
SDA
SA0
SA1
SA2
VSS
Plan to use SPD with Integrated TS of Class B and
might be changed on customer’s requests. For more
details of SPD and Thermal sensor, please contact
local SK hynix sales representative