User guide

7 Series FPGAs SelectIO Resources User Guide www.xilinx.com 9
UG471 (v1.5) May 15, 2015
ISERDESE2 Feedback from OSERDESE2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Using D and DDLY in the ISERDESE2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
ISERDESE2 Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
ISERDESE2 VHDL and Verilog Instantiation Template . . . . . . . . . . . . . . . . . . . . . . . 156
BITSLIP Submodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Bitslip Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Bitslip Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Output Parallel-to-Serial Logic Resources (OSERDESE2) . . . . . . . . . . . . . . . . . . . 159
Data Parallel-to-Serial Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
3-State Parallel-to-Serial Conversion. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
OSERDESE2 Primitive. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
OSERDESE2 Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Data Path Output - OQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Output Feedback from OSERDESE2 - OFB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
3-state Control Output - TQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
3-state Control Output - TFB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
High-Speed Clock Input - CLK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Divided Clock Input - CLKDIV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Parallel Data Inputs - D1 to D8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Reset Input - RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Output Data Clock Enable - OCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
3-state Signal Clock Enable - TCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Parallel 3-state Inputs - T1 to T4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
OSERDESE2 Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
DATA_RATE_OQ Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
DATA_RATE_TQ Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
DATA_WIDTH Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
SERDES_MODE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
TRISTATE_WIDTH Attribute. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
OSERDESE2 Clocking Methods. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
OSERDESE2 Width Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
Guidelines for Expanding the Parallel-to-Serial Converter Bit Width . . . . . . . . . . . . . 166
Output Feedback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
OSERDESE2 Latencies. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
DEFAULT Interface Type Latencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
OSERDESE2 Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Timing Characteristics of 2:1 SDR Serialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
Timing Characteristics of 8:1 DDR Serialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
Timing Characteristics of 4:1 DDR 3-State Controller Serialization . . . . . . . . . . . . . . . 170
OSERDESE2 VHDL and Verilog Instantiation Templates . . . . . . . . . . . . . . . . . . . . . . 171
IO_FIFO Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
IN_FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
IN_FIFO Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
OUT_FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
OUT_FIFO Primitive. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
Resetting the IO_FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
EMPTY and FULL Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
ALMOST EMPTY and ALMOST FULL Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Appendix A: Termination Options for SSO Noise Analysis