User guide

xxvi
The $root Top-Level Global Declaration Space . . . . . . . . . . . 22-54
New Data Types for Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-56
Instantiation Using Implicit .name Connections . . . . . . . . . . . 22-58
Instantiation Using Implicit .* Connections. . . . . . . . . . . . . . . 22-58
New Port Connection Rules for Variables . . . . . . . . . . . . . . . 22-59
Ref Ports on Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-60
Interfaces. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-62
Using Modports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-66
Functions In Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-68
Enabling SystemVerilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-69
Disabling unique And priority Warning Messages . . . . . . . . . . . . 22-69
23. SystemVerilog Assertion Constructs
Immediate Assertions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2
Concurrent Assertions Overview. . . . . . . . . . . . . . . . . . . . . . . . . 23-3
Sequences. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-3
Using Formal Arguments In A Sequence . . . . . . . . . . . . . 23-5
Specifying a Range of Clock Ticks . . . . . . . . . . . . . . . . . . 23-5
Unconditionally Extending a Sequence . . . . . . . . . . . . . . 23-6
Using Repetition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-6
Specifying a Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-9
Value Change Functions . . . . . . . . . . . . . . . . . . . . . . . . . 23-9
Anding Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-10
Intersecting Sequences (And With Length Restriction) . . 23-11
Oring Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-11
Only Looking For the First Match Of a Sequence . . . . . . 23-12