Datasheet

DTM65527E
2 GB – 240-Pin DDR2 Low Power FB-DIMM
Document 06028, Revision A, 29-Sep-09, Dataram Corporation © 2010 Page 3
CS
I/O[3:0]
/DQS DQS /CS DM
DQS0
/DQS0
DQ[3:0]
CS
I/O[3:0]
DQS1
/DQS1
DQ[11:8]
CS
I/O[3:0]
DQS2
/DQS2
DQ[19:16]
CS
I/O[3:0]
DQS3
/DQS3
DQ[27:24]
CS
I/O[3:0]
DQS4
/DQS4
DQ[35:32]
CS
I/O[3:0]
DQS5
/DQS5
DQ[43:40]
CS
I/O[3:0]
DQS6
/DQS6
DQ[51:48]
CS
I/O[3:0]
DQS7
/DQS7
DQ[59:56]
CS
I/O[3:0]
DQS8
/DQS8
CB[3:0]
SA2 SA1 SA0
SCL
SDA
SERIAL PD
WP
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
CS
I/O[3:0]
DQS9
/DQS9
DQ[7:4]
CS
I/O[3:0]
DQS10
/DQS10
DQ[15:12]
CS
I/O[3:0]
DQS11
/DQS11
DQ[23:20]
CS
I/O[3:0]
DQS12
/DQS12
DQ[31:28]
CS
I/O[3:0]
DQS13
/DQS13
DQ[39:36]
I/O[3:0]
DQS14
/DQS14
DQ[47:44]
I/O[3:0]
DQS15
/DQS15
DQ[55:52]
CS
I/O[3:0]
DQS16
/DQS16
DQ[63:60]
CS
I/O[3:0]
DQS17
/DQS17
CB[7:4]
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/DQS DQS /CS DM
/S0
VSS
All address/command/control/clock
V
TT
Notes:
1. DQ-to-I/O wiring may be changed within a nibble
2. There are two physical copies of each address/command/control
3. There are four physical copies of each clock
VDDSPD
VDD
VREF
VSS
VCC
VTT Terminators
SDRAMS, AMB
SDRAMS
SDRAMS, SPD, AMB
AMB
SPD, AMB
/RESET
PN0-PN13
/PN0-/PN13
PS0-PS9
/PS0-/PS9
DQ0-DQ63
CB0-CB7
DQS0-DQS17
/DQS0-/DQS17
SCL
SDA
SA1-SA2
SCK&/SCK
SN0-SN13
/SN0-/SN13
SS0-SS9
/SS0-/SS9
/S0 -> /CS
CKEO -> CKE
A0-A15 (all SDRAMs)
/RAS (all SDRAMs)
/CAS (all SDRAMs)
/WE (all SDRAMs)
CK&/CK (all SDRAMs)
A
M
B
ODT -> ODT0 (all SDRAMs)
BA0-BA2 (all SDRAMs)
SA0