User Guide

Schematic Diagrams
DDRII SO-DIMM 2/2 B - 13
B.Schematic Diagrams
DDRII SO-DIMM 2/2
Sheet 12 of 43
DDRII So-DIMM 2/2
MEM_0B _BA18
MEM_0 B_B A2
MEM_0B_CAS#8
MEM_1 _D Q S#4
MEM_ 1_D ATA 4 9
MEM_0 B_AD D13
C428 0.1u_X7R_04
MEM_1 _D Q S#0
MEM_ 1_D ATA 4
MEM_0 B_AD D9
C425 0.1u_X7R_04
CLOSE TO SO-DIMM_1
MEM_0B _BA08
MEM_0 B_RAS#
MEM_ 1_D ATA 4 7
MEM_ 1_D ATA 5 5
MEM_ 1_D ATA 2 5
RN21 33_04_8P4R
1
2
3
4 5
6
7
8
MEM_0 B_AD D 2
MEM_0B_CLK1#
C427 0.1u_X7R_04
C439
0.1u_X7R _04
SO-DIMM_1 is placed farther from
the GMCH than SO-DIMM_0
C450 0.1u_X7R_04
MEM_1 _D Q S5
MEM_0 B_AD D 3
MEM_ 1_D ATA 3
+
C826
*100u_10V_D
MEM_1 _D Q M3
MEM_ 1_D ATA 2 1
MVREF_DIM1
MEM_0 B_AD D14
ICH_SMBCLK2,11, 17,1 9, 26
MEM_0 B_WE#
C449 0.1u_X7R_04
C445 0.1u_X7R_04
MEM_0 B_AD D[0.. 14 ]8
MEM_0 B_AD D 6
MEM_1_DQS#[0..7]
MEM_0 B_AD D6
3. 3V S
MEM_0 B_R AS#
MEM_ 1_D ATA 4 3
MEM_ 1_D ATA 4 1
MEM_1 _D Q S#7
Layout Note:
MEM_ 1_D ATA 5 2
MEM_ 1_D ATA 0
MEM_ 1_D ATA 2 4
MEM_0B_CKE18
MEM_ 1_D ATA 1 3
C409
10u_10V_08
MEM_1 _D Q S2
MEM_0 B_OD T0
MEM_0 B_CS#0
MEM_ 1_D ATA 4 2
SA1_DIM1
MEM_1 _D Q M6
3.3VS 2,7,10,11,13,14,15,16,17,18,19,20,21,23,24,25,26,28,29,30,31,37
MEM_0B_ODT18
MEM_1 _D Q M7
MEM_ 1_D ATA 7
MEM_ 1_D ATA 3 3
R302 39_04
RN25 33_04_8P4R
1
2
3
4 5
6
7
8
9 / 5 / 9
MEM_ 1_D ATA 2 3
MEM_ 1_D ATA 2 2
MEM_ 1_D QS[ 0. . 7]8
MEM_0B_ADD10
MEM_0 B_CAS#
MEM_ 1_D ATA 3 0
C434
10u_10V_08
MEM_0 B_AD D3
MEM_0 B_C S#1
MEM_1 _D Q M2
MEM_ 1_D ATA 1 4
signal/space/signal:
MEM_ 1_D ATA 6
MEM_0 B_AD D8
C447 0.1u_X7R_04
MEM_0B_CLK08
MEM_ 1_D ATA 5 9
MEM_0 B_AD D 5
R304 39_04
MEM_0 B_AD D11
C435
10u_10V_08
MEM_0 B_C KE1
MEM_1 _D Q S0
MEM_ 1_D ATA 6 1
MEM_ 1_D ATA 3 8
MEM_0B_CLK1
C442
0.1u_X7R_04
VTT_MEM
C424 0.1u_X7R_04
MEM_0B_ADD12
ICH_SMBDAT2,11,17,19,26
MEM_ 1_D ATA 1 0
MEM_0 B_CS#1
R306 39_04
+
C432
*100u/10V_D
MEM_1_DATA[0..63] 8
R305
10K_04
R307 39_04
MEM_1 _DQ M[ 0. .7]
3.3VS
MEM_1 _D Q S4
MEM_ 1_D ATA 3 2
C403
0.1u_X7R_04
C438
0.1u_X7R_04
Layout note:
MEM_1 _D Q S#3
MEM_0 B_OD T0
MEM_0 B_AD D1
R309 33_04
MEM_1 _D Q S7
C426 0.1u_X7R_04
MEM_ 1_D ATA 5 3
MEM_ 1_D ATA 4 0
C423 0.1u_X7R_04
Layout note:
1.8V
MEM_0 B_AD D5
MEM_ 1_D QM[0. .7]8
MEM_0B_ODT08
MEM_ 1_D ATA 3 9
MEM_0 B_AD D 7
MEM_ 1_D ATA 1 5
MEM_0 B_AD D 4
MEM_ 1_D ATA 4 4
MEM_0B_ADD13
MEM_ 1_D ATA 2 9
RN22 33_04_8P4R
1
2
3
4 5
6
7
8
MEM_ 1_D ATA 2 8
C406
10u_10V_08
MEM_0 B_BA0
MEM_ 1_D ATA 1
MEM_ 1_D ATA 1 8
MEM_ 1_D ATA 2 0
MEM_ 1_D ATA 6 2
C441
0.1u_X7R_04
MEM_0B_CS#08
MEM_0B_CKE08
MEM_0 B_WE#
MEM_0 B_AD D7
C429 0.1u_X7R_04
R310 39_04
MEM_0 B_AD D 9
MEM_0 B_C S#0
JD IMM-1A
AS0A421-N2SN-4F
102
101
100
99
98
97
94
92
93
91
105
90
89
116
86
84
85
5
7
17
19
4
6
14
16
23
25
35
37
20
22
36
38
43
45
55
57
44
46
56
58
61
63
73
75
62
64
74
76
123
125
135
137
124
126
134
136
141
143
151
153
140
142
152
154
157
159
173
175
158
160
174
176
179
181
189
191
180
182
192
194
107
106
108
109
113
110
115
79
80
30
32
164
166
195
197
200
198
10
26
52
67
130
147
170
185
13
31
51
70
131
148
169
188
11
29
49
68
129
146
167
186
114
119
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10/AP
A11
A12
A13
A14
A15
A16_BA2
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
BA0
BA1
RAS#
WE#
CAS#
S0#
S1#
CKE0
CKE1
CK0
CK0#
CK1
CK1#
SDA
SCL
SA1
SA0
DM0
DM1
DM2
DM3
DM4
DM5
DM6
DM7
DQS0
DQS1
DQS2
DQS3
DQS4
DQS5
DQS6
DQS7
DQS0#
DQS1#
DQS2#
DQS3#
DQS4#
DQS5#
DQS6#
DQS7#
ODT0
ODT1
1218
MEM_1 _D Q M5
+
C400
100u_10V_D
1.8V
MEM_0 B_B A0
MEM_1 _D Q S#2
MEM_0 B_OD T1
MEM_ 1_D ATA 1 1
MEM_ 1_D ATA 3 7
MEM_ 1_D ATA 4 6
MEM_0 B_AD D2
R303 39_04
R301 1K_1%_04
C440
0.1u_X7R_04
MEM_0B_CS#18
MEM_1 _D Q S6
MEM_ 1_D ATA 4 5
MEM_1 _D Q S#5
C451 0.1u_X7R_04
MEM_ 1_D ATA 5 6
RN24 33_04_8P4R
1
2
3
4 5
6
7
8
MEM_1 _D Q M0
MEM_ 1_D ATA 3 6
MEM_ 1_D ATA 5 7
JDIMM-1B
AS0A421-N 2SN-4F
112
111
117
96
95
118
81
82
87
103
88
104
199
83
120
50
69
163
1
201
202
47
133
183
77
12
48
184
78
71
72
121
122
196
193
8
18
24
41
53
42
54
59
65
60
66
127
139
128
145
165
171
172
177
187
178
190
9
21
33
155
34
132
144
156
168
2
3
15
27
39
149
161
28
40
138
150
162
VDD1
VDD2
VDD3
VDD4
VDD5
VDD6
VDD7
VDD8
VDD9
VDD10
VDD11
VDD12
VDDSPD
NC1
NC2
NC3
NC4
NCTEST
VREF
GND0
GND1
VSS1
VSS2
VSS3
VSS4
VSS5
VSS6
VSS7
VSS8
VSS9
VSS10
VSS11
VSS12
VSS13
VSS14
VSS15
VSS16
VSS17
VSS18
VSS19
VSS20
VSS21
VSS22
VSS23
VSS24
VSS25
VSS26
VSS27
VSS28
VSS29
VSS30
VSS31
VSS32
VSS33
VSS34
VSS35
VSS36
VSS37
VSS38
VSS39
VSS40
VSS41
VSS42
VSS43
VSS44
VSS45
VSS46
VSS47
VSS48
VSS49
VSS50
VSS51
VSS52
VSS53
VSS54
VSS55
VSS56
VSS57
1.8V 7, 8,10,11,31, 34
MEM_0 B_OD T1
C390
1u_10V_06
C446 0.1u_X7R_04
MEM_0B_ADD14
MEM_0 B_BA1
MEM_1 _D Q M1
MEM_ 1_D ATA 5 1
MEM_ 1_D ATA 2
+
C443
*100u_10V_D
1.8V
MEM_ 1_D ATA 1 2
C407
0.1u_X7R_04
MEM_0B_CLK1#8
MEM_0 B_C KE0
VTT_MEM RESISTORS
MEM_ 1_D ATA 5 0
MEM_0 B_AD D 8
C411
0.1u_X7R_04
MEM_0 B_BA2
MEM_0 B_B A1
MEM_ 1_D ATA 9
MEM_0 B_AD D10
MEM_1 _D Q S#6
MEM_1 _D Q S3
R300
1K_1%_04
MEM_0 B_CKE0
MVREF_DIM1
MEM_0 B_AD D0
MEM_0B _BA28
MEM_0B_CLK0#8
MEM_1 _D Q S1
C385
0.1u_X7R _04
RN23 33_04_8P4R
1
2
3
4 5
6
7
8
MEM_ 1_D ATA 1 7
MEM_ 1_D ATA 3 4
MEM_ 1_D ATA 6 3
VTT_MEM 11,34
MEM_ 1_D ATA 1 9
MEM_ 1_D ATA 6 0
C405
10u_10V_08
MEM_1_DQS#[0..7]8
MEM_0B_ADD11
MEM_0 B_CKE1
MEM_ 1_D ATA 3 1
MEM_ 1_D ATA 2 7
MEM_0B_CLK0
MEM_0B_RAS#8
MEM_0B_CLK18
MEM_1 _D Q S#1
MEM_ 1_D ATA 5
MEM_ 1_D ATA 5 4
16-56034-45A
MEM_0 B_C AS#
C391
0.1u_X7R _04
MEM_ 1_D ATA 1 6
C448 0.1u_X7R_04
R308 33_04
MEM_1 _D Q M4
MEM_1 _DQ S[ 0 .. 7]
MEM_0 B_AD D12
C437
0.1u_X7R_04
MEM_0 B_AD D 0
MEM_ 1_D ATA 5 8
SO-DIMM 1
MEM_0B_WE#8
MEM_0 B_AD D 1
MEM_ 1_D ATA 3 5
Place one cap close to every 2 pull-up resistors
termina ted to +VTT_MEM
MEM_0 B_AD D4
MEM_ 1_D ATA 4 8
MEM_0B_CLK0#
MEM_ 1_D ATA 2 6
+
C487
*100u/10V_D
MEM_ 1_D ATA 8