User’s Manual

華碩 P7F-C 系列主板用戶手冊
4-21
Configure DRAM Timing by SPD [Enabled]
設置值有：[Enabled] [Disabled]
當您將【Configure DRAM Timing by SPD】設置為 [Disabled]
時，以下 10 個項目才會出現。
DRAM tCL [7]
設置值有：[3]—[15]
DRAM tRAS [20]
設置值有：[9]—[63]
DRAM tRP [7]
設置值有：[3]—[15]
DRAM tRCD [7]
設置值有：[3]—[15]
DRAM tWR [8]
設置值有：[3]—[31]
DRAM tRFC [59]
設置值有：[15]—[255]
DRAM tWTR [4]
設置值有：[4]—[31]
DRAM tRRD [4]
設置值有：[4]—[15]
DRAM tRTP [4]
設置值有：[4]—[15]
DRAM tFAW [20]
設置值有：[15]—[63]
DRAM Margin Ranks [Disabled]
設置值有：[Enabled] [Disabled]
MRC Serial Debug Message Level [Disabled]
設置值有：[Disabled] [Minimum] [Maximum] [Test]