User Manual

華碩 ESC N4A-E11 使用手冊
3-35
EDC Tracking Report Interval [1]
回報間隔。在 SMU 裡每 N 個觀察結果記錄為可修正 MCE。
LCLK Frequency Control
Root Complex 0x00 LCLK Frequency [Auto]
設定 Root Complex LCLK 頻率（匯流排範圍 0x00-0x3F）。
[Auto] 動態頻率控制（增強 PIO 設定將會生效）。
[593MHz] 設定 LCLK 頻率為 593MHz（覆蓋增強 PIO 設定）。
Root Complex 0x40 LCLK Frequency [Auto]
設定 Root Complex LCLK 頻率（匯流排範圍 0x40-0x7F）。
[Auto] 動態頻率控制（增強 PIO 設定將會生效）。
[593MHz] 設定 LCLK 頻率為 593MHz（覆蓋增強 PIO 設定）。
Root Complex 0x80 LCLK Frequency [Auto]
設定 Root Complex LCLK 頻率（匯流排範圍 0x80-0xBF）。
[Auto] 動態頻率控制（增強 PIO 設定將會生效）。
[593MHz] 設定 LCLK 頻率為 593MHz（覆蓋增強 PIO 設定）。
Root Complex 0xC0 LCLK Frequency [Auto]
設定 Root Complex LCLK 頻率（匯流排範圍 0xC0-0xFF）。
[Auto] 動態頻率控制（增強 PIO 設定將會生效）。
[593MHz] 設定 LCLK 頻率為 593MHz（覆蓋增強 PIO 設定）。
DF PState Mode Select [Auto]
[Normal] 正常。
[Limit Highest] FCLK 受限於 DF Pstate FCLK Limit，僅使用最高 DF Pstate。
[Limit All] FCLK 受限於 DF Pstate FCLK Limit，所有 DF Pstates 均使
用。
[Auto] 自動
EDC Control [Auto]
[Auto] 使用融合 VDDCR_CPU EDC 限制。
[Manual] 可自訂最大 VDDCR_CPU EDC 限制。
DF PState FClk Limit [Auto]
當 DF PState Mode Select 被覆蓋時可以選擇固定 PState。設定值有：[1600
MHz] [1467 MHz] [1333 MHz] [1200 MHz] [1067 MHz] [933 MHz] [800 MHz]
[Auto]
EDC Control [Auto]
[Auto] 使用融合 VDDCR_CPU EDC 限制。
[Manual] 設定客製化 VDDCR_CPU EDC 限制。
以下項目僅當 DF PState Mode Select 設定為 [Limit Highest] 時才會出
現。