Datasheet

DocID024647 Rev 1 7/138
RM0352 List of tables
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List of tables
Table 1. Referenced document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Table 2. Memory table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 3. Interrupt vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Table 4. GPIO alternate options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Table 5. GPIO configuration registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Table 6. Edge/level and rising/falling edge interrupt configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Table 7. CRMU registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 8. CRMU_REASON_RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 9. CRMU_CCR0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 10. Processor even divide factors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 11. Processor clock selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 12. Processor clock root selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 13. CRMU_CCR1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 14. CRMU_CCR2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 15. CRMU_ECCR0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 16. CRMU_ECCR1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 17. Flash memory section address. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Table 18. Flash APB registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 19. Flash interrupt register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 20. Flash command register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Table 21. Flash CONFIG register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 22. Flash 50 ns access time from specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 23. Flash address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 24. Flash locking modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Table 25. Interrupt intervals for WDT_LOAD values using a 32 kHz clock . . . . . . . . . . . . . . . . . . . . 38
Table 26. WDG register list. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Table 27. Watchdog load register WDT_LR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 28. WDT_LR register bit fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 29. Watchdog value register WDT_VAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 30. WDT_VAL register bit fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 31. Watchdog control register WDT_CR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 32. WDT_CR register bit fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 33. Watchdog interrupt clear register WDT_ICR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 34. WDT_ICR register bit fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 35. Watchdog raw interrupt status register WDT_RIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 36. WDT_RIS register bit fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 37. Watchdog masked interrupt status register WDT_MIS. . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 38. WDT_MIS register bit fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 39. Watchdog lock register WDT_LOCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 40. WDT_LOCK register bit fields. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 41. Watchdog peripheral identification register WDTPeriphID0-3 - part 1 . . . . . . . . . . . . . . . . 44
Table 42. Watchdog peripheral identification register WDTPeriphID0-3 - part 2 . . . . . . . . . . . . . . . . 45
Table 43. Watchdog peripheral identification register WDTPeriphID0-3 - part 3 . . . . . . . . . . . . . . . . 45
Table 44. Watchdog peripheral identification register WDTPeriphID0-3 - part 4 . . . . . . . . . . . . . . . . 45
Table 45. WDTPeriphID0-3 register bit fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 46. Watchdog PCell identification register WDTPCellID0-3 - part 1 . . . . . . . . . . . . . . . . . . . . . 45
Table 47. Watchdog PCell identification register WDTPCellID0-3 - part 2 . . . . . . . . . . . . . . . . . . . . . 46
Table 48. Watchdog PCell identification register WDTPCellID0-3 - part 3 . . . . . . . . . . . . . . . . . . . . . 46