Datasheet

DocID024647 Rev 1 3/138
RM0352 Contents
6
5.3.6 Lockup reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
5.3.7 Recall done . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
5.4 CRMU registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
6 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
6.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
6.2 Flash controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
6.3 Flash controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
6.3.1 Interrupt registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
6.3.2 Data register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
6.3.3 Address register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
6.3.4 Command register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
6.3.5 CONFIG register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
6.3.6 Unlock registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
6.3.7 LFSR register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
6.4 AHB-Lite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
6.5 Flash protection (ready state) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
7 Watchdog timer (WDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
7.1 Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
7.2 WDG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
7.2.1 Watchdog load register (WDT_LR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
7.2.2 Watchdog value register WDT_VAL . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
7.2.3 Watchdog control register WDT_CR . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
7.2.4 Watchdog interrupt clear register WDT_ICR . . . . . . . . . . . . . . . . . . . . . 42
7.2.5 Watchdog raw interrupt status register WDT_RIS . . . . . . . . . . . . . . . . . 43
7.2.6 Watchdog masked interrupt status register WDT_MIS . . . . . . . . . . . . . 43
7.2.7 Watchdog lock register WDT_LOCK . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
7.2.8 Watchdog peripheral identification register WDTPeriphID0-3 . . . . . . . . 44
7.2.9 Watchdog PCell identification register WDTPCellID0-3 . . . . . . . . . . . . . 45
8ARM
©
dual timer module (SP804) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
8.1.1 About the ARM dual timer module (SP804) . . . . . . . . . . . . . . . . . . . . . . 47
8.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
8.1.3 Programmable parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48