Datasheet

List of figures RM0352
10/138 DocID024647 Rev 1
List of figures
Figure 1. System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Figure 2. Clock generation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 3. Reset generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 4. Flash wrapper state machine operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Figure 5. Simplified block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Figure 6. Dual timer module block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Figure 7. TIMCLK equals PCLK and TIMCLKENX equals one, clock example. . . . . . . . . . . . . . . . . 52
Figure 8. TIMCLK is less than PCLK and TIMCLKENX equals one, clock example . . . . . . . . . . . . . 52
Figure 9. Prescale clock enable generation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Figure 10. Example timing diagram of prescaler clock enable generation. . . . . . . . . . . . . . . . . . . . . . 53
Figure 11. Example interrupt signal timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 12. Raw and masked interrupt status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 13. Peripheral identification register bit assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Figure 14. PrimeCell identification register bit assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65