Datasheet

AD9653 Data Sheet
Rev. 0 | Page 10 of 40
Figure 3. 16-Bit DDR/SDR, Two-Lane, 2× Frame Mode
Figure 4. Wordwise DDR, One-Lane, 1× Frame, 16-Bit Output Mode
Figure 5. SYNC Input Timing Requirements
D0–A
D0+A
D1–A
D1+A
FCO–
BYTEWISE
MODE
FCO+
D0–A
D0+A
D1–A
D1+A
FCO–
DCO
DCO+
CLK+
VIN±x
CLK–
DCO–
FCO+
BITWISE
MODE
SDR
DDR
MSB
N – 17
D14
N – 17
D13
N – 17
D12
N – 17
D11
N – 17
D10
N – 17
D09
N – 17
D08
N – 17
MSB
N – 16
D14
N – 16
D13
N – 16
D12
N – 16
D11
N – 16
D10
N – 16
D09
N – 16
D08
N – 16
D07
N – 17
D06
N – 17
D05
N – 17
D04
N – 17
D03
N – 17
D02
N – 17
D01
N – 17
LSB
N – 17
D07
N – 16
D06
N – 16
D05
N – 16
D04
N – 16
D03
N – 16
D02
N – 16
D01
N – 16
LSB
N – 16
MSB
N – 17
D13
N – 17
D11
N – 17
D09
N – 17
D07
N – 17
D05
N – 17
D03
N – 17
D01
N – 17
MSB
N – 16
D13
N – 16
D11
N – 16
D09
N – 16
D07
N – 16
D05
N – 16
D03
N – 16
D01
N – 16
D14
N – 17
D12
N – 17
D10
N – 17
D08
N – 17
D06
N – 17
D04
N – 17
D02
N – 17
LSB
N – 17
D14
N – 16
D12
N – 16
D10
N – 16
D08
N – 16
D06
N – 16
D04
N – 16
D02
N – 16
LSB
N – 16
t
A
t
DATA
t
LD
t
EH
t
FCO
t
FRAME
t
PD
t
CPD
t
EL
N – 1
N + 1
N
10538-003
D0–x
D0+x
FCO–
DCO+
CLK+
VIN±x
CLK–
DCO–
FCO+
D14
N – 17
MSB
N – 17
D13
N – 17
D12
N – 17
D11
N – 17
D10
N – 17
D9
N – 17
D8
N – 17
D7
N – 17
D6
N – 17
D5
N – 17
D4
N – 17
D3
N – 17
D2
N – 17
D1
N – 17
LSB
N – 17
MSB
N – 16
D14
N – 16
D13
N – 16
t
A
t
DATA
t
EH
t
FCO
t
FRAME
t
PD
t
CPD
t
EL
N – 1
N
10538-004
SYNC
CLK+
t
HSYNC
t
SSYNC
10538-005