Datasheet

AD9244
Rev. C | Page 29 of 36
VCC Q Q VEE
RESET
CLK CLK
VBB
U3
MC10EL16
1 2 3 4
8
7 6 5
AVDD
DIFFA
DIFFB
AVDD
CW
AVDD
DIFFCLK
S5
18 1 16
Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8
17 2 15 16 3 14 15 4 13 14 5 12 13 6 11 12 7 10 11 8 9
A1 A2 Y3 A4 A5 A6 A7 A8
2 3 4 5 6 7 8 9
U6
74VHC541
19
1
G2 G1
10
20
GND
VCC
DVDD
HEADER RIGHT ANGLE MALE NO EJECTORS
J1
12 34 56 78 910 1112 1314 1516 1718 1920 2122 2324 2526 2728 2930 3132 3334 3536 3738 3940
MSB
CLK OTR
D13 D12
D11
D10
D9 D8 D7 D6
18
OTRO OTR
D0O D0
AVDD
U3 DECOUPLING
U4
9
8
74VHC04
U4
11
10
74VHC04
74VHC04
JP9JP3
JP4
SECLK
TP7
WHT
JP18
AB
13
2
S6 DATACLK
AVDD
R27
2k
CW
27
D13O D13
36
D12O D12
45
D11O D11
18
D10O D10
27
D9O D9
36
D8O D8
45
D7O D7
18
D6O D6
27
D5O D5
36
D4O D4
45 18
D3O D3
27
D2O D2
36
D1O D1
45
+
18
Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8
17 16 15 14 13 12 11
A1 A2 Y3 A4 A5 A6 A7 A8
2 3 4 5 6 7 8 9
U7
74VHC541
19
1
G2 G1
10
20
GND
VCC
D5 D4 D3 D2 D1 D0
OTR
+
116 215 314 413 512 611 710 89
U4
1
2
CW
AVDD
AVDD
SECLK
S1
74VHC04
U4
5
6
74VHC04
U4
3
4
74VHC04
U4
13
12
02404-066
AVDD; 14 AGND; 7
+
+
U4 DECOUPLING
AVDD
Figure 66. AD9244 Evaluation Board, Clock Input, and Digital Output Buffer Circuitry