Datasheet
AD8175 Data Sheet
Rev. B | Page 18 of 40
RST
CS
06478-029
D1
D0
Q
S
D0
D1
D2
D3
D4
D1
D0
Q
S
D1
D0
Q
S
D1
D0
Q
S
D1
D0
Q
S
UPDATE
A3
A2
A1
A0
D1
D0
Q
S
D Q
CLK
OUT1 EN
OUT0 EN
OUT8 EN
OUT2 EN
OUT3 EN
OUT4 EN
OUT5 EN
OUT6 EN
D1
D0
Q
S
D1
D
0
Q
S
D1
D0
Q
S
D1
D0
Q
S
D1
D
0
Q
S
DECODE
D1
D0
Q
S
OUT7 EN
SWITCH MATRIX
OUTPUT ENABLE
144
9
D
CLR
Q
OUT0
B0
ENA
D
CLR
Q
OUT0
B1
ENA
D
CLR
Q
OUT0
B2
ENA
D
CLR
Q
OUT0
B3
ENA
D
CLR
Q
OUT0
EN
ENA
D
CLR
Q
OUT1
B0
ENA
D
CLR
Q
OUT7
EN
ENA
D
CLR
Q
OUT8
B0
ENA
D
CLR
Q
OUT8
B1
ENA
D
CLR
Q
OUT8
B2
ENA
D
CLR
Q
OUT8
B3
ENA
D
CLR
Q
OUT8
EN
ENA
PARALLEL DATA
(OUTPUT ENABLE)
SER/PAR
WE
SERIN
CLK
OUTPUT
ADDRESS
4 TO 9 DECODER
D Q
CLK
D Q
CLK
D Q
CLK
D Q
CLK
D Q D Q
CLK
D Q
CLK
D Q
CLK
D Q
CLK
D Q
CLK
D Q
CLK
CS
SEROUT
CLK
Figure 7. Logic Diagram