Datasheet

AD8117/AD8118
Rev. A | Page 14 of 36
06365-007
D1 D0
Q
S
DQ
CLK
D0 D1 D2 D3 D4 D5
D1 D0
Q
S
D
Q
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
D
Q
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
UPDATE
RESET
A4 A3 A2 A1 A0
D1 D0
Q
S
DQ
CLK
OUT1 EN OUT0 EN OUT2 EN OUT3 EN OUT4 EN OUT5 EN OUT6 EN OUT7 EN OUT8 EN OUT9 EN OUT10 EN OUT11 EN OUT12 EN OUT13 EN OUT14 EN OUT15 EN OUT16 EN OUT17 EN OUT18 EN OUT19 EN OUT20 EN OUT21 EN OUT22 EN OUT23 EN OUT24 EN OUT25 EN OUT26 EN OUT27 EN OUT28 EN OUT29 EN OUT30 EN OUT31 EN
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
D
Q
CLK
DECODE
D1 D0
Q
S
DQ
CLK
SWITCH MATRIX
OUTPUT ENABLE
1024
32
D
CLR
Q
OUT0
B0
ENA
D
CLR
Q
OUT0
B1
ENA
D
CLR
Q
OUT0
B2
ENA
D
CLR
Q
OUT0
B3
ENA
D
CLR
Q
OUT0
B4
ENA
D
CLR
Q
OUT0
EN
ENA
D
CLR
Q
OUT1
B0
ENA
D
CLR
Q
OUT30
EN
ENA
D
CLR
Q
OUT31
B0
ENA
D
CLR
Q
OUT31
B1
ENA
D
CLR
Q
OUT31
B2
ENA
D
CLR
Q
OUT31
B3
ENA
D
CLR
Q
OUT31
B4
ENA
D
CLR
Q
OUT31
EN
ENA
DATA OUT (SERIAL)
PARALLEL DATA
(OUTPUT ENABLE)
SER/PAR
WE
DATA IN (SERIAL)
CLK
OUTPUT
ADDRESS
5 TO 32 DECODER
Figure 7. Logic Diagram