Datasheet

AD8104/AD8105
Rev. 0 | Page 14 of 36
D1 D0
Q
S
DQ
CLK
D0 D1 D2 D3 D4 D5
D1 D0
Q
S
D
Q
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
D
Q
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
UPDATE
RESET
A3 A2 A1 A0
D1 D0
Q
S
DQ
OUT1 EN OUT0 EN OUT15 EN OUT2 EN OUT3 EN OUT4 EN OUT5 EN OUT6 EN OUT7 EN OUT8 EN OUT9 EN OUT10 EN OUT11 EN OUT12 EN OUT13 EN OUT14 EN
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
D1 D0
Q
S
DQ
CLK
D1 D
0
Q
S
D
Q
CLK
DECODE
D1 D0
Q
S
DQ
CLK
SWITCH MATRIX
OUTPUT ENABLE
512 16
D
CLR
Q
OUT0
B0
ENA D
CLR
Q
OUT0
B1
ENA D
CLR
Q
OUT0
B2
ENA D
CLR
Q
OUT0
B3
ENA D
CLR
Q
OUT0
B4
ENA D
CLR
Q
OUT0
EN
ENA D
CLR
Q
OUT1
B0
ENA D
CLR
Q
OUT14
EN
ENA D
CLR
Q
OUT15
B0
ENA D
CLR
Q
OUT15
B1
ENA D
CLR
Q
OUT15
B2
ENA D
CLR
Q
OUT15
B3
ENA D
CLR
Q
OUT15
B4
ENA D
CLR
Q
OUT15
EN
ENA
DATA OUT (SERIAL)
PARALLEL DATA
(OUTPUT ENABLE)
SER/PAR
WE
DATA IN (SERIAL)
CLK
OUTPUT
ADDRESS
4 TO 16 DECODER
CLK CLK
0
6612-007
Figure 7. Logic Diagram