Datasheet
Write CRC for x4, x8 and x16 devices
The Controller generates the CRC checksum and forms the write data frames as below tables.
For a x8 DRAM the controller must send 1’s in the transfer 9 if CRC is enabled and must send 1’s in transfer 8
and transfer 9 of the DBI# lane if DBI function is enabled.
For a x16 DRAM the controller must send 1’s in the transfer 9 if CRC is enabled and must send 1’s in transfer
8 and transfer 9 of the LDBI# and UDBI# lanes if DBI function is enabled.
The DRAM checks for an error in a received code word D[71:0] by comparing the received checksum against
the computed checksum and reports errors using the ALERT# signal if there is a mis-match.
A x8 device has a CRC tree with 72 input bits. The upper 8 bits are used if either Write DBI or DM is enabled.
Note that Write DBI and DM function cannot be enabled simultaneously. If both Write DBI and DM is disabled
then the inputs of the upper 8 bits D[71:64] are ‘1’s.
A x16 device has two identical CRC trees with 72 input bits each. The upper 8 bits are used if either Write DBI
or DM is enabled. Note that Write DBI and DM function cannot be enabled simultaneously. If both Write DBI
and DM is disabled then the inputs of the upper 8 bits [D(143:136) and D(71:64)] are ‘1’s.
A x4 device has a CRC tree with 32 input bits. The input for the upper 40 bits D[71:32] are ‘1’s.
DRAM can write data to the DRAM core without waiting for CRC check for full writes. If bad data is written to
the DRAM core then controller will retry the transaction and overwrite the bad data. Controller is responsible
for data coherency.
Table 51. CRC Data Mapping for x4 Devices, BL8
Function
Transfer
0
1
2
3
4
5
6
7
8
9
DQ0
D0
D1
D2
D3
D4
D5
D6
D7
CRC0
CRC4
DQ1
D8
D9
D10
D11
D12
D13
D14
D15
CRC1
CRC5
DQ2
D16
D17
D18
D19
D20
D21
D22
D23
CRC2
CRC6
DQ3
D24
D25
D26
D27
D28
D29
D30
D31
CRC3
CRC7
Table 52. CRC Data Mapping for x8 Devices, BL8
Function
Transfer
0
1
2
3
4
5
6
7
8
9
DQ0
D0
D1
D2
D3
D4
D5
D6
D7
CRC0
1
DQ1
D8
D9
D10
D11
D12
D13
D14
D15
CRC1
1
DQ2
D16
D17
D18
D19
D20
D21
D22
D23
CRC2
1
DQ3
D24
D25
D26
D27
D28
D29
D30
D31
CRC3
1
DQ4
D32
D33
D34
D35
D36
D37
D38
D39
CRC4
1
DQ5
D40
D41
D42
D43
D44
D45
D46
D47
CRC5
1
DQ6
D48
D49
D50
D51
D52
D53
D54
D55
CRC6
1
DQ7
D56
D57
D58
D59
D60
D61
D62
D63
CRC7
1
DM#/DBI#
D64
D65
D66
D67
D68
D69
D70
D71
1
1
A x16 device is treated as two x8 devices; a x16 device will have two identical CRC trees implemented.
CRC[7:0] covers data bits D[71:0], and CRC[15:8] covers data bits D[143:72].
Table 53. CRC Data Mapping for x16 Devices, BL8
Function
Transfer
0
1
2
3
4
5
6
7
8
9
DQ0
D0
D1
D2
D3
D4
D5
D6
D7
CRC0
1
DQ1
D8
D9
D10
D11
D12
D13
D14
D15
CRC1
1
DQ2
D16
D17
D18
D19
D20
D21
D22
D23
CRC2
1
DQ3
D24
D25
D26
D27
D28
D29
D30
D31
CRC3
1
DQ4
D32
D33
D34
D35
D36
D37
D38
D39
CRC4
1
DQ5
D40
D41
D42
D43
D44
D45
D46
D47
CRC5
1
DQ6
D48
D49
D50
D51
D52
D53
D54
D55
CRC6
1
DQ7
D56
D57
D58
D59
D60
D61
D62
D63
CRC7
1
LDM#/LDBI#
D64
D65
D66
D67
D68
D69
D70
D71
1
1
DQ8
D72
D73
D74
D75
D76
D77
D78
D79
CRC8
1
DQ9
D80
D81
D82
D83
D84
D85
D86
D87
CRC9
1
DQ10
D88
D89
D90
D91
D92
D93
D94
D95
CRC10
1
DQ11
D96
D97
D98
D99
D100
D101
D102
D103
CRC11
1
DQ12
D104
D105
D106
D107
D108
D109
D110
D111
CRC12
1
DQ13
D112
D113
D114
D115
D116
D117
D118
D119
CRC13
1
DQ14
D120
D121
D122
D123
D124
D125
D126
D127
CRC14
1
DQ15
D128
D129
D130
D131
D132
D133
D134
D135
CRC15
1
UDM#/UDBI#
D136
D137
D138
D139
D140
D141
D142
D143
1
1
AS4C256M16D4
Confidential
- 135 of 201 -
Rev.1.0 Aug.2019