Instructions

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Il n'y a aucun registre de masquage correspondant : si une de ces erreurs se produit, bit 4 du
registre Standard Event Status est établi. Ce bit peut être masqué de toutes les conséquences
ultérieures en vidant bit 4 du ’Standard Event Status Enable Register’.
10.4 Registres Status Byte (STB) et Service Request Enable (SRE) de
GPIB
Ces deux registres sont mis en œuvre comme exigée par la norme IEEE 488.2. 488.2.
Tous les bits définis dans le registre ’Status Byte’ qui correspondent aux bits positionnés dans le
registre ’Service Request Enable’ entraîneront le positionnement du bit RQS/MSS dans le
registre ’Status Byte’ ce qui génère une demande ’Service Request’ sur le bus.
Le registre ’Status Byte’ est lu soit à partir de l’interrogation *STB?, qui renverra MSS dans le
bit 6, soit par un Serial Poll (Scrutation en série) qui renverra RQS dans le bit 6. Le registre
d’activation de demande de service (Service Request Enable) est défini par la commande
*SRE<NRF> et lu par l’interrogation *SRE?.
Bits 7, 3 et 2 : Non utilisés, 0 en permanence.
Bit 6 MSS/RQS. Ce bit (tel qu’il est défini par la norme IEEE 488.2) contient
alternativement le message MSS ’Master Status Summary’ (résumé d’état principal)
renvoyé en réponse à l’interrogation * STB? et le message RQS ’Requesting
Service’ (demande de service) en réponse à un Serial Poll (Scrutation en série).
Le message RQS est effacé lorsque le bit est interrogé, mais le bit MSS reste établi
aussi longtemps que la condition est réelle.
Bit 5 ESB. Le bit Event Status (bit d’état d’événement). Ce bit est défini si des bits
positionnés dans le registre ’Standard Event Status’ correspondent aux bits définis
dans le registre ’Standard Event Status Enable’.
Bit 4 MAV. Bit Message Available (bit de message disponible). Ce bit est défini lorsqu'un
message de réponse de l’instrument est formaté et qu'il est prêt à être transmis au
contrôleur.
Ce bit est réinitialisé lorsque le ’Response Message Terminator’ (terminateur de
message de réponse) a été transmis.
Bit 1 INTR. Bit de sécurité d’entrée ’Input Trip’. Ce bit est défini si des bits définis dans le
registre de sécurité d’entrée ’Input Trip’ correspondent aux bits définis dans le
registre d’activation de la sécurité d’entrée ’Input Trip Enable’.
Bit 0 INST. Bit d’état d'entrée ’Input State’. Ce bit est défini si des bits définis dans le
registre d’état d’entrée ’Input State’ correspondent aux bits définis dans le registre
d’activation de l’état d’entrée ’Input State Enable’.
10.4.1 Scrutation parallèle GPIB (PRE)
Cet instrument offre de capacités complètes de scrutation parallèle ’Parallel Poll’ telle qu’elle est
définie par la norme IEEE 488.1 Le registre d’activation de scrutation parallèle ’Parallel Poll
Enable’ (qui est défini par la commande *PRE<NRF> et lu par l’interrogation *PRE?) spécifie les
bits du ’Status Byte Register’ (registre d’octets d’état) qui doivent être utilisés pour constituer le
message local
ist. Si un bit a la valeur ’1’ dans les registres STB et PRE, alors ist a la valeur ’1 ',
sinon '0'. L'état du message ist peut aussi être lu directement en utilisant la commande
d’interrogation *IST?.
Le protocole de la couche physique de la scrutation parallèle (déterminant quelle ligne de
données doit être utilisée et son sens logique) est configuré par les commandes ’PPC’ et ’PPE’ et
envoyé par les commandes PPU et PPD de la manière définie par la norme. L'instrument exécute
la terminaison passive des lignes DIO pendant la scrutation parallèle.