Instructions

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10. Rapport d'état
Le modèle standard de rapport d’état et d’erreur décrit dans la norme IEEE 488.2 a été conçu
pour l'interface GPIB et contient certaines fonctionnalités prévues pour être utilisées avec les
capacités du matériel de ’Service Request’ (Demande de service) et de ’Parallel Poll’ (Scrutation
parallèle) de cette interface et pour accommoder son fonctionnement en semi-duplex. Bien que
ces facilités soient peu utiles avec d'autres interfaces, cet instrument rend l'ensemble des
fonctionnalités disponibles à toutes les interfaces. Un jeu séparé d’un grand nombre de registres
d’état et d’erreurs est conservé pour chaque instance potentielle d'interface. Les interfaces GPIB,
USB et RS232 fournissent chacune une instance unique, tandis que l'interface LAN en pourvoit
trois : une pour la page Web et une pour chacune des deux interfaces de prise TCP. Un modèle
d’état séparé pour chaque instance d’interface évite de perdre des données, car certaines
commandes d’interrogation d’état (par ex. ‘*ESR?’) vident le contenu du registre après la lecture
des données actuelles.
Le jeu complet de registres d'erreurs et d'état et les bits spécifiques qu'ils contiennent sont
indiqués dans le diagramme de modèle d’état (Status Model Diagram) et décrits en détail ci-
dessous, mais en résumé, l’état est maintenu en utilisant quatre registres primaires, le registre
d’état d'entrée (Input State Register), le registre de sécurité d'entrée (Input State Register), le
registre d'état d'événement standard (Standard Event Status Register) et le registre d'erreur
d'exécution (Execution Error Register). Un résumé est pourvu dans le registre d’octets d’état
(Status Byte Register), tel qu’il a été sélectionné par les trois registres de masquage – registre
d’activation d’état d'entrée (Input State Enable Register), registre d’activation de sécurité
d’entrée (Input Trip Enable Register) et le registre d’activation d'état d'événement standard
(Standard Event Status Enable Register). Deux autres registres de masquage, le registre
d’activation de demande de service (Service Request Enable Register) et le registre d’activation
de réponse à la scrutation parallèle (Parallel Poll Response Enable Register), contrôlent
respectivement la demande de service (Service Request) et la scrutation parallèle (Parallel Poll)
du matériel GPIB ainsi que le message ist associé. Il est recommandé que, lorsque l’instrument
est contrôlé par une interface autre que l’interface GPIB, le programme du contrôleur doit
simplement lire les principaux registres d’état directement.
Les registres ’Input State’ et ’Input Trip’ spécifiques à l’instrument contiennent les événements
relevant de la fonction électrique du chargeur et de son interaction avec la source testée.
Le registre ’Standard Event Status’ pris en charge par les registres d’erreur d'exécution
(Execution Error) et d'erreur d’interrogation (Query Error) contient les événements concernés par
l'analyse et l'exécution de la commande et par le flux de commandes, d’interrogations et de
réponses dans l'interface. Ces registres sont principalement utilisés au cours du développement
des logiciels, car une procédure de test de production ne devrait jamais générer l’une de ces
erreurs.
10.1 Les registres ’Input State’ et ’Input Trip’ (ISE & RIR et ISR & ITE).
Ces deux registres indiquent les conditions électriques qui se sont produites pendant l’utilisation
du chargeur. Par nature, ils sont communs à toutes les interfaces.
Le registre ’Input Trip’ (ITR) signale les événements qui ont conduit inopinément à la
désactivation de l'entrée du chargeur.
Le registre ’Input State’ (ISR) indique l'état actuel de l'étage de puissance du chargeur de la
même manière que les voyants verts et jaunes sur le panneau avant et la ligne d'état de l'écran.
Chacun de ces registres comporte un bit résumé dans le ’Status Byte Register’ avec un registre
d’activation (Enable Register) associé pour déterminer quels bits, le cas échéant, contribuent à
ce résumé. Tous ces registres sont des champs de bits, où chaque bit est indépendant (plusieurs
bits peuvent ainsi être définis simultanément) et a la signification détaillée ci-dessous.