Instructions

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102 Modus Fehler: Die gewünschte sekundäre Messanzeige ist nicht kompatibel mit der
primären Messung.
103 Funktionsfehler: Die gewünschte Funktion (Shift-Taste) ist nicht mit der primären
Messung kompatibel.
Das Execution Error Register wird mit dem EER?-Befehl ausgelesen und gelöscht. Beim
Einschalten wird dieses Register für alle Schnittstelleninstanzen auf 0 gesetzt.
Es gibt kein entsprechendes Maskenregister: Wenn einer dieser Fehler auftritt, wird das Bit 4 des
Standard Event Status Register gesetzt. Dieses Bit kann geschützt werden (Bitmaske), indem Bit 4
des Standard Event Status Enable Register gelöscht wird.
15.4 Status Byte Register (STB) und GPIB Service Request Enable
Register (SRE)
Diese beiden Register sind gemäß der Norm IEEE 488.2 ausgeführt. Bits, die im Status Byte
Register gesetzt wurden und den Bits entsprechen, die im Service Request Enable Register gesetzt
wurden, bewirken, dass das RQS/MSS-Bit im Status Byte Register gesetzt wird, wodurch ein
Service Request auf dem Bus generiert wird.
Das Status Byte Register wird entweder mit dem *STB?-Befehl abgefragt, der MSS in Bit 6
zurücksendet, oder aber mittels eines Serial Poll (Serienabfrage), der RQS in Bit 6 zurücksendet.
Das Service Request Enable Register wird durch den Befehl *SRE
<NRF> gesetzt und mit *SRE?
ausgelesen.
Bits 7, 3, 2 und 0: Nicht belegt, immer 0.
Bit 6
MSS/RQS. Dieses durch IEEE Std. 488.2 definierte Bit enthält entweder die
Requesting Service Nachricht als Antwort auf den Befehl *STB? oder die Master
Status Summary Nachricht als Antwort auf eine Serial Poll (Serienabfrage).
Die RQS Nachricht wird bei Abfrage gelöscht, das MSS-Bit bleibt jedoch gesetzt,
solange die Bedingung erfüllt ist.
Bit 5 ESB. Das Event Status Bit (Ereignis-Statusbit). Dieses Bit wird gesetzt, wenn sich
gesetzte Bits im Standard Event Status Register auf gesetzte Bits im Standard Event
Status Enable Register beziehen.
Bit 4 MAV. Das Message Available Bit (Meldung vorhanden). Dieses Bit wird gesetzt,
wenn das Gerät eine fertig formatierte Antwort zum Versenden an den Controller
bereithält.
Das Bit wird zurückgesetzt, nachdem der Response Message Terminator gesendet
wurde.
Bit 1
INTR. Das Input Trip Bit. Dieses Bit wird gesetzt, wenn sich gesetzte Bits im Input
Trip Register auf gesetzte Bits im Input Trip Enable Register beziehen.
15.5 GPIB Parallel Poll (PRE)
Das Gerät besitzt eine vollständige Parallelabfrage nach IEEE 488.1. Das Parallel Poll Enable
Register (das mit dem Befehl *PRE
<NRF> gesetzt und mit *PRE? ausgelesen wird) gibt an, welche
Bits im Status Byte Register zur Bildung der lokalen Meldung "ist" dienen. Wenn ein Bit sowohl in
STB als auch in PRE "1" ist, dann entspricht „ist“ '1', andernfalls ‘0’. Der Status der ist Meldung
kann auch direkt über die *IST? Abfrage ausgelesen werden.
Das Schicht 1-Protokoll des Parallel Poll (das bestimmt, welche Datenleitung mit welchem
Logikzustand verwendet wird) wird über die PPC und PPE-Befehle konfiguriert und durch die PPU
und PPD-Befehle normgemäß freigegeben. Das Gerät verwendet passiven Pull-up auf den DIO-
Leitungen während des Parallel Poll.